Thiết kế mạch khuếch đại tạp âm thấp băng hẹp 2.4 ghz công nghệ CMOS 0.35µm sử dụng cấu trúc suy giảm cảm kháng để phối hợp trở kháng

Nghiên cứu khoa học công nghệ Tạp chí Nghiên cứu KH&CN quân sự, Số Đặc san Viện Điện tử, 10 - 2015 17 THIẾT KẾ MẠCH KHUẾCH ĐẠI TẠP ÂM THẤP BĂNG HẸP 2.4 GHz CÔNG NGHỆ CMOS 0.35µm SỬ DỤNG CẤU TRÚC SUY GIẢM CẢM KHÁNG ĐỂ PHỐI HỢP TRỞ KHÁNG Nguyễn Mạnh Cường1*, Hoàng Thế Khanh2, Đoàn Đại Đình3 Tóm tắt: Bài báo trình bày một thiết kế mạch khuếch đại tạp âm thấp (LNA) ứng dụng trong các bộ thu phát Wifi hoặc bô thu thông tin vệ tinh trên băng tần 2.4 GHz. Thiết kế được thực hiện với phần mềm thiết kế IC Analog chuyên nghiệp của hãng Synopsys sử dụng công nghệ XH 035 của hãng X-Fab. Mạch khuếch đại đạt được chỉ số nhiễu NF(Noise Figure) nhỏ hơn 2.0 dB, hệ số khuếch đại thẳng (S21) là 18.1dB và mức tiêu thụ công suất 8.25mW từ nguồn 3.3V. Từ khóa: LNA, RF CMOS, Phối hợp trở kháng, Noise figure. 1. MỞ ĐẦU Tầng vào của một tuyến thu RF thông thường là một mạch khuyếch đại tạp âm thấp (LNA) với chức năng chính là cung cấp một hệ số khuếch đại đủ lớn đồng thời hạn chế tối đa ảnh hưởng nhiễu cho các tầng phía sau (chẳng hạn như là mạch trộn). Để đạt được hiệu suất truyền tín hiệu cao thì vấn đề phối hợp trở kháng giữa các tầng sẽ mang tính chất quyết định. Hiệu suất này phụ thuộc chính vào việc phối hợp trở kháng vào ra giữa các tầng (đặc biệt khi phía trước của mạch LNA có các mạch lọc thụ động nhạy cảm với chất lượng của việc phối hợp trở kháng với đầu vào của LNA). Bên cạnh việc cung cấp một hệ số khuếch đại phù hợp và hạn chế tối đa việc đưa thêm nhiễu vào tín hiệu, việc phối hợp trở kháng cho các mạch LNA cũng đảm bảo hoạt động của tín hiệu đầu vào lớn để không gây méo dạng tín hiệu và luôn duy trì một trở kháng đặc trưng, ví dụ như 50 Ω, tại đầu vào. Bên cạnh đó công nghệ CMOS đã trở thành công nghệ ưu việt cho việc thực thi các hệ thống thu phát vô tuyến do sự phát triển của bước công nghệ cho phép sự tích hợp linh kiện trên chip tăng lên và giá thành giảm [1], [2]. Một ưu điểm lớn nữa của công nghệ CMOS cho các thiết kế RF frontends là dễ dàng tích hợp với các mạch điều khiển số công nghệ CMOS dẫn tới khả năng thực thi cả hệ thống lên chip. Bài báo này đưa ra mục tiêu thiết kế một bộ khuếch LNA công nghệ CMOS băng hẹp với kiến trúc suy giảm cảm kháng nhằm đạt được hệ số khuếch đại cao và chỉ số nhiễu thấp. Công nghệ cmos 0.35 µm sử dụng cho thiết kế là XH035 của hãng X-Fab. Nội dung bài báo được chia thành 5 mục. Sau mục mở đầu là giới thiệu các kiến trúc LNA cơ bản của công nghệ CMOS, tiếp theo là tính toán thiểt kế cụ thể mạch LNA băng hẹp tần số 2.4 GHz. Phần kết quả phân tích mô phỏng được trình bày ở mục 4, và cuối cùng là kết luận của bài báo. Kỹ thuật điện tử N.M. Cường, H.T.Khanh, Đ.Đ.Đình, “Thiết kế mạch khuếch đại trở kháng.” 18 2. CÁC KIẾN TRÚC CỦA BỘ LNA CÔNG NGHỆ CMOS THEO QUAN ĐIỂM PHỐI HỢP TRỞ KHÁNG Dựa trên quan điểm phân chia theo cách phối hợp trở kháng, các mạch LNA có thể chia theo bốn cấu trúc cơ bản [3] như trong hình 1, với mỗi một cấu trúc sẽ có các cách phối hợp trở kháng khác nhau, hiệu suất khác nhau và đặc tính kỹ thuật của mạch cũng khác nhau. Đây là bốn cấu trúc cơ bản nhất của thiết kế LNA trên công nghệ CMOS, trên cơ sở các kiến trúc cơ bản này có thể xây dựng và phát triển lên nhiều các kiến trúc LNA nâng cao như kiến trúc ghép nối tiếp, kiến trúc vi sai, kiến trúc tái sử dụng dòng điện để tối ưu hóa một đặc tính kỹ thuật nào đó của bộ LNA theo mong muốn thiết kế. (a) (b) (c) (d) Hình 1. Các cấu trúc LNA và sơ đồ mạch tương đương: (a) Cấu trúc thuần trở, (b) Cấu trúc điện trở hồi tiếp Shunt nối tiếp,(c) Cấu trúc cực cổng chung, (d) Cấu trúc suy giảm cảm kháng. Trong các cấu trúc thì cấu trúc thuần trở cho chỉ số nhiễu NF cao nhất, cấu trúc này thực hiện phối hợp trở kháng thông qua một điện trở Ri 50 Ω dọc theo đầu vào của mạch khuyếch đại cực nguồn chung như ở hình 1(a). Tuy nhiên, nhiễu nhiệt gây ra bởi điện trở trong công nghệ CMOS nói chung và trong trường hợp này là RI làm suy giảm chất lượng tín hiệu (theo hệ số bình phương) trước khi vào bóng MOS. Điều này tạo ra chỉ số nhiễu cao cho mạch LNA có cấu trúc thuần trở. Công thức tính NF ở hình 1(a) của cấu trúc thuần trở luôn có giá trị tối thiểu lớn hơn 2 dBm và đây là chỉ số tương đối cao cho mạch LNA. ImRg NF 4 2  sm F s Rg R R NF 2 4 1   22 )(1 0 smgss ms LgCR gR NF      L s R R NF 4 1   Nghiên cứu khoa học công nghệ Tạp chí Nghiên cứu KH&CN quân sự, Số Đặc san Viện Điện tử, 10 - 2015 19 Cấu trúc điện trở hồi tiếp Shunt nối tiếp thực hiện phối hợp trở kháng thông qua một điện trở RF hồi tiếp từ đầu ra về đầu vào. Mạch cho phối hợp trở kháng ở băng rộng giống như cấu trúc thuần trở và cải thiện được chỉ số nhiễu so với cấu trúc đầu vào thuần trở theo công thức tính NF ở hình 1(b). Ở cấu trúc cực cổng chung hình 1(c) trở kháng đầu vào là Zin=gm+sCgs do đó phối hợp trở kháng được thực hiện trực tiếp bằng chính bóng bán dẫn không cần tới các linh kiện thụ động và phần thực của trở kháng phối hợp là 1/gm=Rs=50. Ta có thể tận dụng thuộc tính này của cấu trúc cực cổng chung để cung cấp cho mạch một trở kháng vào thích hợp mà không ảnh hưởng tới chất lượng của chỉ số nhiễu [4]. Trong các cấu trúc LNA cơ bản thì cấu trúc suy giảm cảm kháng chắc chắn là một cấu trúc giá trị cho các thiết kế băng hẹp [4] có chỉ số nhiễu thấp nhất và được dùng rất phổ biến cho các thiết kế băng hẹp. Cấu trúc suy giảm cảm kháng có một điểm là có sự mâu thuẫn giữa hệ số truyền tải công suất và chỉ số nhiễu, muốn tăng chất chỉ số nhiễu sẽ ảnh hưởng tới khuếch đại công suất. Mạch LNA 2.4 GHz trong bài báo sử dụng cấu trúc LNA này để có được ưu điểm hệ số khuếch đại cao và chỉ số nhiễu thấp so với các cấu trúc khác. Còn cấu trúc cực cổng chung hay còn gọi là cấu trúc 1/gm cho hệ số khuếch đại và chỉ số nhiễu kém hơn so với cấu trúc suy giảm cảm kháng, hai cấu trúc đầu vào thuần trở và cấu trúc cực cổng chung thậm trí còn kém hơn. Tuy nhiên các cấu trúc này lại thích hợp cho các thiết kế băng rộng và có thể cải thiện hệ số khuếch đại thông qua mạch tăng cường hệ số khuếch đại. 3. TÍNH TOÁN THIẾT KẾ MẠCH LNA THEO CẤU TRÚC SUY GIẢM CẢM KHÁNG 3.1. Cấu trúc mạch LNA suy giảm cảm kháng Hình 2. Cấu trúc mạch LNA suy giảm cảm kháng. Sơ đồ mạch nguyên lý thực thi cho mạch LNA thể hiện trong hình 2. Trong đó bóng M1 làm nhiệm vụ khuếch đại, bóng M2 làm nhiệm vụ cách ly vào ra, tăng cách ly ngược đồng thời giảm hiệu ứng Miller của Cgd. Bóng M3 kết hợp với M1 Kỹ thuật điện tử N.M. Cường, H.T.Khanh, Đ.Đ.Đình, “Thiết kế mạch khuếch đại trở kháng.” 20 thành gương dòng điện. để tạo ra điện áp định thiên cho M1. Ls dùng để phối hợp trở kháng vào, Lg dùng để điều chỉnh tần số cộng hưởng f0 , Ld điều chỉnh đầu ra tăng hệ số khuếch đại và cũng kết hợp với CL thành mạch lọc thông giải, CL có thể là tụ vào của mạch trộn hoặc mạch lọc. CB là tụ khóa được chọn để có điện kháng nhỏ ở tần số f0 . Rbias là điện trở định thiên có giá trị đủ nhỏ để nhiễu dòng tương đương của nó có thể bỏ qua. 3.2. Tính toán mạch Kích cỡ W và L của bóng MOSFET M1 và M2: Trong 4 thông số thiết kế W, L, Vgs và Id của bóng MOSFET ta chọn thông số Id để tính toán ra các thông số khác của bóng. Chọn Id1 = Id2 = 2.5mA để xác định mức nguồn tiêu thụ của mạch là 8.25 mW. M1 và M2 chung Id do đó có thông số W và L giống nhau. Ta chọn giá trị L bằng Leff (độ dài kênh dẫn hiệu quả) với công nghệ 0.35μm. Độ rộng W được tính toán theo công thức (1) để tối ưu về NF tại tần số f0 theo mức nguồn sử dụng định trước [4]: (1) Phối hợp trở kháng: Với cấu trúc suy giảm cảm kháng thì biểu thức cho trở kháng vào là: (2) Điều kiện để phối hợp trở kháng là và (3) Từ (2) và (3) ta có thể tính toán lựa chọn các giá trị Ls và Lg cho mạch. Từ (3) ta có thể thấy trở kháng vào ổn định ở 50 ohm phụ thuộc vào việc định thiên để gm là hằng số. Các biểu thức tính toán trên không phụ thuộc vào bóng M2 do đó không làm ảnh hướng tới chỉ số nhiễu. Hệ số khuếch đại: Hệ số phẩm chất của mạch LNA được tính theo biểu thức: (4) Tại tần số cộng hưởng thì điện áp rơi trên tụ là Vgs = Qin.vs do đó độ hỗ dẫn hiệu quả của mạch là: (5) gs sm gs sgin C Lg sC LLsZ  1 )( gssg CLL )( 12 0   50 s gs sm R C Lg soxeff opt RCL W 03 1   gsssmgssgssmsgs in CRLgCRCLgRCCR Q  2 1 )( 1 )/( 11      gs gs sm s m eff C C Lg R g G )(0    Nghiên cứu khoa học công nghệ Tạp chí Nghiên cứu KH&CN quân sự, Số Đặc san Viện Điện tử, 10 - 2015 21 Ta thấy độ hỗ dẫn hiệu quả tăng lên tại tần số cộng hưởng của mạch, do đó cấu trúc suy giảm cảm kháng thường đạt được hệ số khuếch đại cao. Tuy nhiên, hệ số cao này lại ảnh hưởng tới độ tuyến tính của mạch LNA. Cuối cùng biểu thức tính toán độ khuếch đại của mạch LNA sẽ là: (6) Hệ số nhiễu: Với các bóng MOS có giá trị Wopt, chỉ số nhiễu đạt được khi giới hạn ở mức nguồn tiêu thụ là: (7) Độ tuyến tính: Một thông số quan trọng của thiết kế mạch khuếch đại băng hẹp là điểm giao hài bậc 3 đầu vào IIP3. Công thức tính IIP3 của mạch LNA ở hình 2 với điều kiện đầu vào được phối hợp trở kháng như sau [5]: (8) Thành phần đầu tiên trong biểu thức 8 là thành phần IIP3 nội tại của bóng MOS, thành phần thứ hai là kết quả do điện áp tăng cường thêm trên Cgs do mạch đầu ra cộng hưởng nối tiếp. Đây chính là nguyên nhân mà cấu trúc suy giảm cảm kháng có lợi về hệ số khuếch đại cao từ hiệu ứng tăng cường hệ số phẩm chất Q nhưng đồng thời cũng ảnh hưởng tổng thể đến độ tuyến tính của mạch LNA, bởi vì tín hiệu đi qua cực cổng sang cực nguồn bằng tích của tín hiệu đầu vào và hệ số phẩm chất. 4. PHÂN TÍCH KẾT QUẢ VÀ MÔ PHỎNG Mạch LNA được thực thi thiết kế và mô phỏng tính toán hiển thị kết quả bằng phần mềm thiết kế IC chuyên dụng của hãng Synopsys với các công cụ như, SE (Schematic Editor) cho thiết kế mạch nguyên lý, SAE là môi trường phân tích mạch nguyên lý với các công cụ hỗ trợ mô phỏng như HSPICE, CustomSim và công cụ hỗ trợ phân tích và hiển thị kết quả Results Analyzer. Thiết kế được xây dựng theo công nghệ XH 0.35 của X-Fab do đó trong phần mềm Synopsys sử dụng các tệp công nghệ đính kèm và các mô hình linh kiện CMOS do X-Fab cung cấp. Các mô phỏng cần thiết phải thực hiện cho một thiết kế LNA nói chung bao gồm AC, Linear, Hamonic Balance và Noise như mô tả trong hình 6. Hệ thống công cụ cũng hỗ trợ kỹ sư thiết kế mạch các mô phỏng Transient và mô phỏng điểm làm việc một chiều của mạch. ][4.21 0 T NF        s LT in out v R R V V A 20            sgs in RC IIPdBmIIP 0 10,3 1 log203)(3  Kỹ thuật điện tử N.M. Cường, H.T.Khanh, Đ.Đ.Đình, “Thiết kế mạch khuếch đại trở kháng.” 22 Hình 3 .Các mô phỏng cần thiết cho mạch LNA và các mô đun khác của tuyến thu RF. Hình 4. Mạch nguyên lý LNA và mô phỏng OP. Hình 5. Kết quả mô phỏng OP. Hình 4 và 5 thể hiện kết quả mô phỏng điểm làm việc một chiều, các kết quả mô phỏng chỉ ra điện áp tại các nút mạch và trên từng linh kiện trên mạch để ta dễ dàng kiểm tra chế độ làm việc một chiều của mạch điện và điều chỉnh lại thông số mạch cho chính xác. Hình 6. Kết quả mô phỏng AC. Hình 7. Phổ tín hiệu vào và ra. Hình 6 là kết quả phân tích AC của mạch LNA. Mô phỏng AC được thực hiện trên miền tần số 800MHz đến 6 GHz với mô hình linh kiện bóng MOS là BSIM3 trên công nghệ XH035 của X-Fab. Với mức tín hiệu đầu vào là 0 dBm ta có hệ số khuếch đại cực đại ở tần số trung tâm 2.4GHz là 18.1 dB. Băng thông – 3 dB của mạch là 1.7 GHz như thể hiện bởi công cụ Results Analyzer. Nghiên cứu khoa học công nghệ Tạp chí Nghiên cứu KH&CN quân sự, Số Đặc san Viện Điện tử, 10 - 2015 23 Hình 8. Kết quả mô phỏng transient. Hình 9. Kết quả mô phỏng các thông số S. Mô phỏng Linear được kết hợp với mô phỏng AC để lấy ra các thông số của ma trận phân tán S. Kết quả của các thông số ma trận phân tán S được thể hiện trên hình 9. Ta thấy hệ số khuếch đại thẳng S21 có đặc tuyến trùng với mô phỏng AC. Hình 8 cho biết đáp ứng transient của mạch với thời gian thiết lập ổn định của tín hiệu đầu ra là 2 ns. Hình 10. Kết quả mô phỏngNF. Hình 11.Kết quả mô phỏng IIP3. Hình 12. Mô phỏng nhiễu ngẫu nhiên. Hình 13. Kết quả mô phỏng nhiễu Spot. Mô phỏng nhiễu Harmonic Balance và mô phỏng Noise cho các kết quả về NF, IIP3 và các kết quả về phân tích nhiễu theo hình 10, 11, 12 và 13. Kết quả mô phỏng cho thấy chỉ số nhiễu NF tại tần số 2.4 GHz là 1.256 dB, điểm giao hài bậc 3 nhỏ hơn -20dBm và nhiễu ngẫu nhiên ở tần số 2.4 GHz là 14 nV / Hz ½. Kỹ thuật điện tử N.M. Cường, H.T.Khanh, Đ.Đ.Đình, “Thiết kế mạch khuếch đại trở kháng.” 24 Bảng 1. So sánh với chỉ tiêu một số bộ LNA 2.4 GHz đã công bố. Tham khảo Công nghệ CMOS (um) Tần số (GHz) Hệ số khuếch đại (dB) NF (dB) IIP3 (dBm ) Công suất (mW) [6] 0.18 2.4 11.79 3.89 -3.0 13.5 [7] 0.18 2.4 14.4 1.60 -9.0 0.96 [8] 0.6 2.4 34.0 8.3 -9.0 80 Bộ LNA của bài báo 0.35 2.4 18.1 1.25 -17.0 8.25 So sánh với một số kết quả của các thiết kế đã công bố thì thiết kế bộ LNA trong bài báo có được các chỉ số về độ khuếch đại tương đối cao và NF là thấp nhất. Thiết kế theo [7] là theo tiêu chí nguồn tiêu thụ thấp của công nghệ 0.18 µm, thiết kế theo [8] là ở bước công nghệ 0.6 µm cho thấy mức độ tiêu tán nguồn lớn và chỉ số NF rất cao. 5. KẾT LUẬN Bài báo đã trình bày những phân tích và tính toán thiết kế mạch khuếch đại tạp âm thấp theo cấu trúc suy giảm cảm kháng để phối hợp trở kháng đầu vào. Thiết kế được thực hiện bởi phần mềm Synopsys sử dụng mô hình linh kiện BSIM3 cung cấp cho công nghệ XH035 của X-Fab. Kết quả mô phỏng cho thấy mạch khuếch đại thiết kế đạt được những chỉ tiêu thiết kế f0 = 2.4 GHz, hệ số khuếch đại là 18.1dB, Nf là 1.25 dB, IIP3 lớn hơn -17 dBm. Mạch khuếch đại thiết kế phù hợp cho các ứng dụng tuyến thu RF băng hẹp ở tần số 2.4 GHz như các mạch thu phát wifi hay các mạch thu tín hiệu vệ tinh. TÀI LIỆU THAM KHẢO [1]. B. Razavi, “CMOS technology characterization for analog and RF design, IEEE J. Solid-State Circuits”, Vol. 34, pp. 268–276, Mar. 1999. [2]. T. H. Lee, “5-GHz CMOS wireless LANs”, IEEE Trans. Microwave Theory Tech., vol. 50, pp. 268–280, Jan. 2002. [3]. D. Shaeffer, T. Lee. “A 1.5 V, 1.5 GHz CMOS low noise amplifier”, IEEE Journal of Solid State Circuits, Vol. 32, May 1997 [4]. T. Lee, ‘The Design of CMOS Radio-Frequency Integrated Circuits”. Cambridge University Press, vol. 34, pp 354-411, Cambridge, UK, 2001. [5]. D. K. Shaeffer and T. H. Lee, “Comment on Corrections to a 1.5-V,1.5-GHz CMOS low noise amplifier”, IEEE J. Solid-State Circuits, vol. 41, no. 10, pp. 2359–2359, Oct. 2006. Nghiên cứu khoa học công nghệ Tạp chí Nghiên cứu KH&CN quân sự, Số Đặc san Viện Điện tử, 10 - 2015 25 [6]. KAO, C.-Y., CHIANG, Y.-T., YANG, J.-R. “A concurrent multiband low- noise amplifier for WLAN/WiMAX applications”. IEEE International Conference of Electro/Information Technology, 2008, p. 514 - 517. [7]. B. LIU, C. WANG, M. MA, S. GUO, “An ultra-low-voltage and ultra-low- power 2.4 GHz LNA design”. Radioengineering, Vol. 18, No. 4, December 2009. [8]. B. Razavi, “A 2.4-GHz CMOS Receiver for IEEE 802.11 Wireless LAN’s”, IEEE journal of solid-state circuits, Vol. 34, No. 10, October 1999. ABSTRACT A 2.4 GHZ NARROW BAND LOWNOISE AMPLIFIER DESIGN, EMPLOYING INDUCTOR DEGENERATON TOPOLOGY FOR INPUT IMPEDANCE MARCHING This article presents a design of a low -noise amplifier (LNA) which can be applied in the WiFi transceivers or satellite communication, operating at 2.4 GHz frequency band. The design is done with professional software of Synopsys for Analog IC Design under technology X -Fab XH 0.35. The amplifier achieves a Noise Figure of 1.256dB at 2.4 GHz, forward amplification coefficient (S21) of 18.1dB with and consumes 8.25mW from 3.3V power supply. Keywords: LNA, RF CMOS, Impedance Marching, Noise Figure. Nhận bài ngày 21 tháng 07 năm 2015 Hoàn thiện ngày 12 tháng 08 năm 2015 Chấp nhận đăng ngày 07 tháng 09 năm 2015 Địa chỉ: 1Viện Điện Tử, Viện KHCN Quân sự; *Email: nguyenmanhcuongvdt@gmail.com, Mobile: 0904106175 2Viện Tên Lửa, Viện KHCN Quân sự; 3Khoa Vô tuyến điện tử, Học viện KTQS.