Nghiên cứu xây dựng kiến trúc hệ mật idea trên FPGA

Kỹ thuật điện tử P.T.Công, N.N.Thái, P.T.T.Phương, B.V.Tuân, “Nghiên cứu xây dựng trên FPGA.” 266 NGHIÊN CỨU XÂY DỰNG KIẾN TRÚC HỆ MẬT IDEA TRÊN FPGA Phạm Thành Công1*, Nguyễn Ngọc Thái1, Phùng Thị Thu Phương1, Bùi Văn Tuân2 Tóm tắt: IDEA là một thuật toán mã hóa khối lặp đi lặp lại với dữ liệu có chiều dài 64-bit bằng khóa có chiều dài 128-bit. IDEA kết hợp nhiều yếu tố để tăng độ an toàn và khả năng thực hiện. Từ khi được công bố đến nay, thuật toán này luôn là đối tượng nghiên cứu của các nhà phân tích, thám mã và tính đến thời điểm hiện tại, không ai có thể khẳng định độ chắc chắn của mã cũng như sự thành công của quá trình tấn công thám mã. Quá trình mã hóa qua tám vòng có cấu trúc phức tạp. Giải mã được thực hiện theo cách thức giống như mã hóa một lần với khóa giải mã được tính toán từ những khóa mã. Việc hiện thực hóa cấu trúc IDEA trên phần cứng đáp ứng được cho các ứng dụng yêu cầu thông lượng cao đang là một trong những lĩnh vực được tích cực nghiên cứu ở nhiều cơ sở nghiên cứu khoa học lớn trên thế giới. Trong bài báo này, chúng tôi xin trình bày một giải pháp thực hiện hệ mật IDEA xây dựng trên chip FPGA Spartan6, so sánh với các kiến trúc thực hiện trên các phần cứng khác đã được công bố trên thế giới và đưa ra những kết luận quan trọng để có thể ứng dụng kiến trúc này trong thực tế.Mục tiêu bài báo tập trung vào hướng ứng dụng kỹ thuật điện tử hiện đại, nền công nghệ và nguồn linh kiện trong nước để sử dụng phần cứng thực thi một trong những bài toán mã hóa, làm cơ sở nghiên cứu tiếp theo. Từ khóa: Mã hóa, IDEA, FPGA Spartan6. 1. ĐẶT VẤN ĐỀ Trong nội dung bài báo này, ta nghiên cứu kiến trúc của hệ mật IDEA, phân tích các thành phần và đưa ra các giải pháp thực thi trên phần cứng. Cấu trúc của hệ mật IDEA như sau: Các vòng trong thuật toán IDEA sử dụng 3 phép toán chính: Hình 1. Kiến trúc PIPELINE cho 1 vòng mã hóa. Thông tin khoa học công nghệ Tạp chí Nghiên cứu KH&CN quân sự, Số Đặc san Viện Điện tử, 10 - 2015 267 Phép XOR theo bit ký hiệu là Phép cộng hai số nguyên lấy modulo 2^16(65536) với đầu vào và các đầu ra là số nguyên không dấu 16 bít ký hiệu là Phép nhân hai số nguyên lấy modulo 2^16+1 với đầu vào và các đầu ra là số nguyên không dấu 16 bít ký hiệu là Các phép toán này đều thỏa mãn các tính chất sau: Không có 2 phép toán nào thỏa mãn luật phân phối: a ( b c ) ≠ (a b) (b c) Không có 2 phép toán nào thỏa mãn luật kết hợp a ( b c ) ≠ (a b) c Sử dụng 3 phép toán này tạo nên sự biến đổi phức tạp từ dữ liệu đầu vào làm cho việc thăm dò, thống kê, thám mã trở nên khó khăn so với việc chỉ sử dụng 1 phép toán đơn lẻ. IDEA sử dụng khóa 128 bit(có độ dài gấp đôi kích thước khóa của mã DES) vì vậy, nó có khả năng chống các cuộc tấn công tốt hơn DES rất nhiều. IDEA sử dụng phép toán đại số hoàn toàn và như vậy tránh được việc sử dụng bất kỳ các bảng tra cứu hoặc S-boxes. Điểm mấu chốt tạo nên sức mạnh của IDEA chính là các phép toán nhân modulo của nó. Các bước thực hiện mã hóa IDEA như sau: Bản tin 64-bit được chia thành 4 phần (mỗi phần có kích thước 16 bit), ký hiệu là P1 đến P4. Như vậy, P1 đến P4 là đầu vào cho các vòng đầu tiên của thuật toán, có 8 vòng như vậy. Trong mỗi vòng, có 6 khóa nhỏ (mỗi khóa nhỏ có kích thước 16 bit) đều được tạo ra từ khóa nguồn 128 bit ban đầu. Những khóa nhỏ được áp dụng cho 4 khối đầu vào P1 đến P4. Như vậy, cho vòng 1 có 6 khóa nhỏ từ K1 đến K6. Hình 2. Cấu trúc một vòng mã hóa sử dụng các khóa nhỏ (Các khóa được kí hiệu dưới dạng toán tử). Cho vòng 2, có các khóa K7 đến K12. Cuối cùng, chúng ta sẽ sử dụng những khoá từ K43 đến K48. Bước cuối cùng bao gồm một bộ chuyển đổi đầu ra sử dụng 4 khóa nhỏ. Vấn đề đặt ra là phải nhúng được toàn bộ cấu trúc phức tạp này vào một phần cứng để có thể đáp ứng được những dịch vụ có thông lượng cao. Trên Kỹ thuật điện tử P.T.Công, N.N.Thái, P.T.T.Phương, B.V.Tuân, “Nghiên cứu xây dựng trên FPGA.” 268 thế giới đã có nhiều nghiên cứu ứng dụng, thực hiện bài toán này trên nhiều hệ phần cứng và cho ra rất nhiều kết quả xuất sắc. Nội dung nghiên cứu của chúng tôi là thực thi bài toán này với phần cứng tự thiết kế chế tạo để minh chứng khả năng thực hiện với điều kiện trong nước. Tức là, nội dung tập trung nghiên cứu ở đây trình bày nhằm đưa ra giải pháp phù hợp giữa kỹ thuật, công nghệ và kinh phí với những yêu cầu cụ thể để đáp ứng một dịch vụ sử dụng hệ mật thông lượng cao. Hình 3. Cấu trúc hệ mã hóa IDEA. 2. BÀI TOÁN VÀ ĐIỂM MẤU CHỐT TÁC ĐỘNG TỚI THÔNG LƯỢNG Ở đây chúng ta tiếp tục phân tách các bước trong việc thực hiện các vòng mã và giải mã thành các kiến trúc nhỏ để thực hiện trên các lõi core và làm cơ sở để kiến trúc phần cứng FPGA, từ đó đưa ra điểm mấu chốt trong kiến trúc phần cứng ảnh hưởng đến thông lượng của thiết bị sau khi được xây dựng. 6 khóa nhỏ ban đầu K1 đến K6 được tạo ra từ khóa 128 bit ban đầu. Kể từ khi khóa nhỏ gồm 16 bit mỗi, trên 128 bit ban đầu, 96 bit đầu tiên được sử dụng cho các vòng đầu tiên. Như vậy, ở cuối của vòng đầu tiên, bit 97-128 của khóa nguồn không được dùng. Tại vòng hai, 32 bit chưa sử dụng của vòng đầu tiên được sử dụng. Để tạo ra các phần còn lại của khóa nhỏ cho vòng thứ hai, bắt buộc phải sử dụng hơn 64 bit. Điều này đạt được bằng cách thay đổi các khóa ban đầu còn tròn 25 bit. Còn lại, khóa điều chỉnh - khóa biến đổi đầu ra sử dụng để tạo ra các phần còn lại của 4 khóa con tương tụ như cách như các khóa tròn đầu tiên được tạo ra. Hình 4. Phân tách khóa nguồn thành các khóa con. KHÓA NGUỒN K1(bits1- 16) K2(bits17- 32) K6(bits81- 96) CD(bits97- 128) Thông tin khoa học công nghệ Tạp chí Nghiên cứu KH&CN quân sự, Số Đặc san Viện Điện tử, 10 - 2015 269 Trong mỗi vòng của 8 vòng thuật toán, các chuỗi sự kiện sau được thực hiện: 1. Nhân * P1 và K1 2. Cộng * P2 và K2 3. Cộng * P3 và K3 4. Nhân * P4 và K4 5. XOR kết quả của bước 1 và bước 3 6. XOR kết quả của bước 2 và bước 4 7. Nhân * kết quả của bước 5 với K5 8. Cộng * kết quả của bước 6 và bước 7 9. Nhân * kết quả của bước 8 với K6 10.Cộng * kết quả của bước 7 và bước 9 11. XOR kết quả của bước 1 và bước 9 12. XOR các kết quả ở bước 3 và bước 9 13. XOR kết quả của bước 2 và bước 10 14. XOR kết quả của bước 4 và bước 10 Chuỗi các sự kiện tiếp theo trong bước biến đổi đầu ra: 1. Hợp * R1 và K1 2. Thêm * R2 và K2 3. Thêm * R3 và K3 4. Hợp * R4 và K4 Hình 5. Các chi tiết của mỗi vòng. Như vậy, ở đây ta thấy rằng, quá trình mã và giải mã đều trải qua nhiều vòng với cấu trúc tuy lặp lại nhưng lại rất tốn thời gian thực hiện, và chính điều này đã dẫn tới làm giảm thông lượng đường truyền khi thực hiện trên các hệ vi xử lý thông thường. Toàn bộ hệ mật thuật toán đều rất rõ ràng và căn bản, tức là ko thể tìm ra những giải thuật về mặt lập trình phần cứng để tăng tốc độ tính toán, như vậy, mấu chốt ở đây là lựa chọn phần cứng để nhúng toàn bộ cấu trúc này vào. 3. KẾT QUẢ THỰC HIỆN Trong phần nghiên cứu này, nhóm thiết kế và chế tạo phần cứng sử dụng phần mềm thiết kế mạch Altium Designer, phần mềm lập trình ISE của Xilinx và phần mềm theo dõi và giả lập đường truyền tự viết trên ngôn ngữ C++ chạy trên nền Window với máy tính thông thường. Trung tâm tính toán lựa chọn Chip Spartan 6 để thực hiện, toàn bộ phần truyền thông được truyền tải trên giao diện Ethernet với phương án thử nghiệm như sau: Ethernet Ethernet Ethernet Hình 6. Phương án thử nghiệm đánh giá. Máy tính 2 Thiết bị 2 Máy tính 1 Thiết bị 1 Kỹ thuật điện tử P.T.Công, N.N.Thái, P.T.T.Phương, B.V.Tuân, “Nghiên cứu xây dựng trên FPGA.” 270 2 1 1 32 4 4 321 4 3 2 1 123456789101112131415161718192021222324252627 545352515049484746454443424140393837363534333231302928 2 3 4 8 7 6 5 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 12 1 2 12 1 2 1 2 1 2 1 2 1 2 1 654321 80 79 78 77 76 75 7 4 7 3 72 71 70 69 68 67 66 65 6 4 6 3 62 61 60 59 58 57 56 55 5 4 5 3 52 51 50 49 48 47 46 45 4 4 4 3 42 41 40 39 38 37 36 35 34 33 32 31 3 0 2 9 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 1 0 9 8 7 6 5 4 3 2 1 8079 7877 7675 7473 7271 7069 6867 6665 6463 6 2 6 1 6059 5857 5655 5453 5 2 5 1 5049 4847 4645 4443 4 2 4 1 4039 3837 3635 3433 3231 3029 2827 2625 2423 2221 2019 1817 1615 1413 1211 109 87 65 43 21 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 2 1 21 21 2 1 2 1 1 2 B A N K 2 IO_L1P_CCLK_2 70 IO_L1N_M0_CMPMISO_2 69 IO_L2P_CMPCLK_2 67 IO_L2N_CMPMOSI_2 66 IO_L3P_D0_DIN_MISO_MISO1_2 65 IO_L3N_MOSI_CSI_B_MISO0_2 64 IO_L12P_D1_MISO2_2 62 IO_L12N_D2_MISO3_2 61 IO_L13P_M1_2 60 IO_L13N_D10_2 59 IO_L14P_D11_2 58 IO_L14N_D12_2 57 IO_L30P_GCLK1_D13_2 56 IO_L30N_GCLK0_USERCCLK_2 55 IO_L31P_GCLK31_D14_2 51 IO_L31N_GCLK30_D15_2 50 IO_L48P_D7_2 48 IO_L48N_RDWR_B_VREF_2 47 IO_L49P_D3_2 46 IO_L49N_D4_2 45 IO_L62P_D5_2 44 IO_L62N_D6_2 43 IO_L64P_D8_2 41 IO_L64N_D9_2 40 IO_L65P_INIT_B_2 39 IO_L65N_CSO_B_2 38 U1C XC6SLX9-3TQG144C CLK50M CCLK 10K R1 10K R4 GND 3V3 3V3 4K7R3M0 MISO MOSI GND 4K7R5M1 3V3 10K R6 10uF C1 GND CSO_B 10K R7 3V3 INIT_B PC0 PC1 PC2 PC3 PC4 PC5 PC6 PC7 PC9 PC10 PC11 PC12 PC13 PC14 PC15 PC16 PC17 PC18 B A N K 1 IO_L1P_1 105 IO_L1N_VREF_1 104 IO_L32P_1 102 IO_L32N_1 101 IO_L33P_1 100 IO_L33N_1 99 IO_L34P_1 98 IO_L34N_1 97 IO_L40P_GCLK11_1 95 IO_L40N_GCLK10_1 94 IO_L41P_GCLK9_IRDY1_1 93 IO_L41N_GCLK8_1 92 IO_L42P_GCLK7_1 88 IO_L42N_GCLK6_TRDY1_1 87 IO_L43P_GCLK5_1 85 IO_L43N_GCLK4_1 84 IO_L45P_1 83 IO_L45N_1 82 IO_L46P_1 81 IO_L46N_1 80 IO_L47P_1 79 IO_L47N_1 78 IO_L74P_AWAKE_1 75 IO_L74N_DOUT_BUSY_1 74 U1B XC6SLX9-3TQG144C D2 D3 A13 A14 PB0 PB1 PB2 PB3 PB4 PB5 PB6 PB7 PB8 PB9 PB10 PB11 PB12 PB13 PB14 PB15 PB16 PB17 PB18 PB19 B A N K 0 IO_L1P_HSWAPEN_0 144 IO_L1N_VREF_0 143 IO_L2P_0 142 IO_L2N_0 141 IO_L3P_0 140 IO_L3N_0 139 IO_L4P_0 138 IO_L4N_0 137 IO_L34P_GCLK19_0 134 IO_L34N_GCLK18_0 133 IO_L35P_GCLK17_0 132 IO_L35N_GCLK16_0 131 IO_L36P_GCLK15_0 127 IO_L36N_GCLK14_0 126 IO_L37P_GCLK13_0 124 IO_L37N_GCLK12_0 123 IO_L62P_0 121 IO_L62N_VREF_0 120 IO_L63P_SCP7_0 119 IO_L63N_SCP6_0 118 IO_L64P_SCP5_0 117 IO_L64N_SCP4_0 116 IO_L65P_SCP3_0 115 IO_L65N_SCP2_0 114 IO_L66P_SCP1_0 112 IO_L66N_SCP0_0 111 U1A XC6SLX9-3TQG144C GND 10K R2 WE D0 D1 D6 D7 A0 A1 A2 A3 A4 A7 A8 A9 A10 A11 A12 A15 A16 A17 A18 A19 A20 OE CE1 CE2 HSW Phương án thử nghiệm đánh giá là sử dụng hai máy tính thông thường chạy một ứng dụng trao đổi thông tin trên đường ethernet. Ở giữa hai máy tính là hai thiết bị mã và giải mã IDEA. Quá trình truyền thông sử dụng kết quả thu nhận trên phần mềm để lưu lại thông lượng của đường truyền làm cơ sở đánh giá kết quả thiết kế. Các thiết kế phần cứng cụ thể như sau: Hình 7. Sơ đồ nguyên lý những khối chính trong mạch xử lý trung tâm. Trong phần này chỉ mô tả sơ bộ thiết kế, trọng tâm chủ yếu là kết quả đạt được so sánh với các kiến trúc tương đương đã được thực hiện. Kết quả có thể chưa đạt được những thông số xuất sắc, nhưng là cơ sở để khẳng định khả năng thực thi các bài toán tương tự. Hình 8. Sơ đồ PCB mạch xử lý trung tâm. Để xây dựng kiến trúc sử dụng PIPELINE được nhúng trong FPGA, chúng tôi sử dụng lõi sẵn có trong phần mềm lập trình đã được chuẩn hóa và được sử dụng nhiều trong các ứng dụng cũng như trong tài liệu tham khảo nêu dưới đây. Điểm Thông tin khoa học công nghệ Tạp chí Nghiên cứu KH&CN quân sự, Số Đặc san Viện Điện tử, 10 - 2015 271 khác biệt là phần cứng trong các ứng dụng này được thiết kế theo dưới dạng các Kit phát triển, đạt những tiêu chuẩn khắt khe nhất trong lĩnh vực điện tử. Để có thể xây dựng những board mạch chuẩn như vậy, thực sự cần một nền công nghệ hiện đại, toàn diện từ khâu thiết kế, chế thử, thử nghiệm, chuẩn hóa và sản xuất. Tuy nhiên, điều đó không có nghĩa là với nền công nghệ trong nước, chúng ta chỉ có thể dừng lại ở góc độ nghiên cứu. Hình 9. Kiến trúc PIPELINE được xây dựng trên FPGA. Kết quả thực hiện và so sánh với các kiến trúc tương đương đã được thực hiện trên thế giới: Chip sử dụng Thông lượng Vòng Độ trễ (Vòng) Thiết kế của chúng tôi đạt được kết quả như sau: Chip sử dụng Thông lượng Vòng Độ trễ (Vòng) (Spartan 6)XC6SL-X9 9.01 Gbps 11202 202-800 Như vậy, thấy rằng, với những thiết kế và công nghệ hiện tại, chúng ta hoàn toàn có thể chế tạo được những thiết bị sử dụng hệ mật này và đạt được thông lượng rất khả quan cho nhiều ứng dụng, đặc biệt là giá thành thiết bị là hoàn toàn có thể chấp nhận cho những ứng dụng như vậy. 4. KẾT LUẬN Ứng dụng công nghệ FPGA vào giải quyết các mô hình mã hóa và giải mã đang là một trong những lĩnh vực được nghiên cứu và phát triển mạnh mẽ trên thế giới. Không những chúng đáp ứng được các yêu cầu về mật độ tích hợp, về tính bảo mật mà còn giúp giảm thiểu giá thành thiết bị và rút ngắn thời gian thiết kế. Mặc dù ra Kỹ thuật điện tử P.T.Công, N.N.Thái, P.T.T.Phương, B.V.Tuân, “Nghiên cứu xây dựng trên FPGA.” 272 đời từ cách đây hơn 2 thập kỷ, công nghệ FPGA và CPLD ở nước ta vẫn còn là một lĩnh vực tương đối mới mẻ. Nhất là xây dựng những kiến trúc phần cứng cho các hệ mật trong công tác bảo mật cho các mạng tốc độ cao. IDEA là hệ mật tuy được phát minh từ cách đây nhiều năm nhưng hiện nay vẫn là một trong những lựa chọn hàng đầu cho các dịch vụ mạng sử dụng mã hóa trên thế giới. Để hệ mật này có thể ứng dụng vào các mạng tốc độ cao cần có những thiết kế phần cứng tối ưu và cập nhật với nền công nghệ điện tử hiện tại. Trong nội dung nghiên cứu này chúng tôi đã đưa ra hai vấn đề lớn và có những giải pháp cụ thể. Một là, cập nhật công nghệ điện tử hiện đại giả quyết những bài toán tạo ra những kết quả vượt trội so với sử dụng công nghệ cũ dù cách đây chỉ khoảng vài năm. Hai là, đưa ra một cách tiếp cận vấn đề khi nghiên cứu hiện thực hóa bài toán kinh điển khi thiết kế xây dựng một mạng là can đối giữa bảo mật và thông lượng. IDEA chỉ là một ví dụ do có những thiết kế tương đương để so sánh kết quả. Chúng ta hoàn toàn có thể xây dựng những kiến trúc bảo mật kết hợp nhiều yếu tố và quy tắc dành riêng cho những mục đích đặc biệt với nền công nghệ trong nước mà vẫn có thể đáp ứng được yêu cầu đặt ra về thông lượng khi biết áp dụng công nghệ điện tử mới. TÀI LIỆU THAM KHẢO [1]. Jean - Luc Beuchat., (May. 2006), “Modular Multiplication for FPGA of the IDEA block Cipher”, RR-4585, pp. 14-65. [2]. Allen Michalski, Duncan Buell, Kris Gaj (2011), “High - throughput reconfigurable computing: design and implementation of an IDEA encryption cryptosystem on the SRC - 6E reconfigurable computer”, ECE Department George Mason University and CSE Department, The University of South Carolina, USA, pp. 44-85. [3]. Sapna Tripathi, Mr. Ravimaohan, , (Apr. 2014), “An improved and fast design of IDEA encryption on FPGA”, M. tech. Scholar. SRIT, Jabalpur, HOD&Associate Professor, pp. 22-45. [4]. Jose M.Granado, Miguel A.Vega, Juan M.Sanchez, Juan A.Gomez (Apr. 2008), “Improving the pefomance of the IDEA Cryptographic Algorithm Using FPGAs”, Univ. Etremadura. Dept.Informatica, pp. 40-95. [5]. Surav Mukherjee., (Mar. 2012), “FPGA Based Network Security architecture for High Speed Networks”, Computer Science and Engineering, pp. 3-15. Thông tin khoa học công nghệ Tạp chí Nghiên cứu KH&CN quân sự, Số Đặc san Viện Điện tử, 10 - 2015 273 ABSTRACT DESIGN "IDEA" ON FPGA Cryptography and Network Security in high speed networks demands for specialized hardware in order to match up with the network speed.These hardware modules are being realized using recongurable FPGA technology to supportheavy computation. Our work is mainly based on designing an ecient architecture for a cryptographic module and a network intrusion detection system for a high speed network. All the designs are coded using VHDL and are synthesized using Xilinx ISE for verifying their functionality. Spartan 6 FPGA is chosen as the target device for realization of the proposed design. In the cryptographicmodule, International Data Encryption Algorithm (IDEA), a symmetric key blockcipher is chosen as the algorithm for implementation. The design goal is to increase the data conversion rate i.e the throughput to a substantial value so that the design can be used as a cryptographic coprocessor in high speed network applications. Keywords: Cryptography, IDEA, FPGA Spartan6. Nhận bài ngày 21 tháng 07 năm 2015 Hoàn thiện ngày 10 tháng 08 năm 2015 Chấp nhận đăng ngày 07 tháng 09 năm 2015 Địa chỉ: 1Viện Điện tử, Viện Khoa học và Công nghệ quân sự; 2Viện Tên lửa, Viện Khoa học và Công nghệ quân sự. Email: jeeandjun@gmail.com