Mô hình petri net thời gian của các mạch số

Nghiên cứu khoa học công nghệ Tạp chí Nghiên cứu KH&CN quân sự, Số 44, 08 - 2016 63 MÔ HÌNH PETRI NET THỜI GIAN CỦA CÁC MẠCH SỐ Dư Đình Viên*, Hồ Khánh Lâm Tóm tắt: FPGA trở thành một trong phương tiện chính thực hiện các mạch số trên chục năm nay. Các hệ thống số lớn thường được thiết kế nhờ sử dụng ngôn ngữ mô tả phần cứng như VHDL hay Verilog. Loại ngôn ngữ này cho phép các mạch được tổng hợp và mô phỏng đây đủ trước khi xẩy ra bất cứ sự thực hiện vật lý nào. Bên cạnh HDL các mạng Petri cũng được sử dụng để thiết kế các hệ thống số và các mạch. Các mạng Petri đã chứng minh được sự rất hiệu quả trong hỗ trợ các thuật toán để giải quyết các vấn đề trong tổng hợp các mạch số phức tạp hoặc điều khiển vì chúng có thể được mô hình hóa bằng các loại Petri Net. Từ các mô hình Petri net người thiết kế có thể dễ dàng viết các hàm logic phức tạp trong các chương trình HDL. Bài báo này đề xuất sử dụng mạng Petri thời gian ngẫu nhiên (SPN) và thời gian ngẫu nhiên chung (GSPN) để mô hình hóa và viết các chương trình VHDL để thiết kế các mạch số. Từ khóa: Các hệ thống và các mạch số, VHDL, FPGA, SPN, GSPN. 1. GIỚI THIỆU PETRI NET Lý thuyết Petri Nets được đề xuất bởi nhà khoa học máy tính người Đức Carl Adam (1926-2010) trong luận văn tiến sĩ năm 1962 [1]. Đến nay, Petri Nets phát triển như là một công cụ đồ thị và toán học để mô hình hóa, phân tích, và thiết kế các hệ thống với nhiều đặc tính khác nhau trong nhiều lĩnh vực nghiên cứu lý thuyết và thực tiễn: điện tử-viễn thông, công nghệ thông tin, tự động hóa, v.v Petri Net (PN) là một đồ thị song hướng có trọng số gồm 4 bộ: tập hợp các vị trí P (place), tập hợp các chuyển tiếp T, hàm vào I và hàm ra O. ),,,( OITPPN  (1) trong đó:                     TPO PTI TP ntttT mpppP n m : : ; 0;,...,, 0;,...,, 21 21  (2) )( itO - tập hợp các vị trí ra đối với chuyển tiếp it , và A là tập hợp các cung được hình thành bởi các cặp ),( ij tp hoặc ),( ji pt . Vị trí jp là vị trí vào của chuyển tiếp it nếu )( ij tIp  , và jp là vị trí ra nếu )( ij tOp           AptPptO AtpPptI jiji ijji ),(:)( ),(:)( (3) Như vậy, PN có hai tập hợp các nút (vị trí và chuyển tiếp) và một tập hợp các cung nối các cặp nút (vị trí, trạng thái). Nếu PN có trọng số, thì W là các giá trị nguyên được ghi trên cung là trọng số của cung và nó chỉ ra số cung (cùng hướng) nối từng cặp nút (vị trí, chuyển tiếp) trong trường hợp có nhiều cung nối cặp nút). PN có trọng số được biểu diễn: Kỹ thuật điều khiển & Điện tử D. Đ. Viên, H. K. Lâm, “Mô hình Petri Net thời gian của các mạch số.” 64 ),,,( WATPPN  (4) trong đó: )()( TxPPxTA  là tập hợp các cung từ nút vị trí đến nút chuyển tiếp ),( ij tp hoặc từ các nút chuyển tiếp đến các nút vị trí ),( ij pt . Có các biểu diễn của trọng số như sau:  ,...3,2,1: Aw là hàm trọng số trên các cung. ),( ij tpw : là trọng số, hay số cung đi từ vị trí jp đến chuyển tiếp it . 0),( ij tpw khi )( ij tIp  : jp không thuộc tập hợp vào I của các chuyển tiếp it ; ),( ji ptw : là trọng số, hay số cung đi từ chuyển tiếp jt đến vị trí ip . 0),( ji ptw khi )( ij tOp  : jp không thuộc tập hợp ra O của các chuyển tiếp it ; Nếu không có gía trị trọng số gắn trên cung thì cung này có trọng số mặc định = 1 (tức là chỉ có 1 cung nối giữa vị trí và chuyển tiếp). Khi chỉ có một cung vào và một cung ra nối các cặp nút (vị trí, chuyển tiếp) và (chuyển tiếp, vị trí) thì PN gọi là mạng Petri thông thường OPN (Ordinary PN). Biểu diễn thông thường của PN là mạng có đánh dấu (MPN), đó là biểu diễn đồ thị, trong đó: các vòng tròn – là các vị trí, các thanh đậm (hay hộp chữ nhật) – là các chuyển tiếp, các mũi tên – là các cung nối các vị trí và các chuyển tiếp, và các dấu tròn nhỏ tô mầu (đen) bên trong các vị trí – là các thẻ (token) thể hiện trạng thái của hệ thống. Các chuyển tiếp thể hiện hành vi. Sự kích kích hoạt của các chuyển tiếp (hay hành vi thực hiện) kéo theo sự mất đi của một số thẻ trong các vị trí vào và sự thêm vào một số thẻ ở các vị trí ra của chuyển tiếp bằng trọng số của cung nối chuyển tiếp kich hoạt và vị trí ra, qua đó thay đổi trạng thái của hệ thống. Ví dụ ở hình 1 (a) là mô hình mạng Petri của một máy tính gồm CPU và bộ nhớ (vị trí CPU) và hai ổ đĩa cứng (các vị trí DISK1, DISK2). Khi máy tính không ở trạng thái tính toán, vị trí CPU không thẻ. Khi máy tính ở trạng thái tính toán và có số liệu cần chuyển đến một trong hai ổ đĩa thì vị trí CPU có ít nhất một thẻ. Khi đó chuyển tiếp t1 được phép và nó kích hoạt ngay. Ở đây hai ổ đĩa cạnh tranh tài nguyên từ CPU, khi t1 kích hoạt thẻ có thể hoặc đến DISK1 hoặc đến DISK2. Vì vậy, để đảm bảo tài nguyên, trong CPU phải có ít nhất hai thẻ (hình 1 b) điều này có thể mô phỏng CPU là một chip hai nhân (hai lõi xử lý). Khi đó, cả DISK1 và DISK2 đều nhận thẻ. Sự kích hoạt hai lần của t1 dẫn đến cả DISK1 và DISK2 có thể (hình 1 c). (a) (b) (c) Hình 1. PN của hệ thống máy tính CPU và các ổ đĩa. Chúng làm cho các chuyển tiếp t2 và t3 được phép và kích hoạt làm cho vị trí CPU lại có hai thẻ. Qua đó cho thấy sự mô hình hóa một hệ thống phức tạp như máy tính nhờ sử dụng mạng Petri là một giải pháp tường minh và dễ dàng. Nếu như ta đưa vào trễ thời gian cho các chuyển tiếp để chúng lần lượt kích hoạt thì hệ thống máy tính này sẽ có sự hoạt động ổn định trong các quá trình. CPU DISK1 DISK2 t1 t2 t3 CPU DISK1 DISK2 t1 t2 t3 CPU DISK1 DISK2 t1 t2 t3 Nghiên cứu khoa học công nghệ Tạp chí Nghiên cứu KH&CN quân sự, Số 44, 08 - 2016 65 Petri net có thời gian (TPN): trong thực tế, các hệ thống có các hành vi hay các tiến trình xẩy ra theo thời gian xác định hay ngẫu nhiên. Vì vậy Petri net đưa vào đặc tính thời gian cho các trạng thái và các chuyển tiếp để mô hình hóa phân tích các hệ thống hay quá trình theo thời gian. Chuyển tiếp được gắn thời gian trễ kích hoạt thể hiện rằng khi điều kiện kích hoạt thỏa mãn (các vị trí vào của chuyển tiếp đều có thẻ) thì phải sau quãng trễ thời gian được gán trước (hoặc được xác định theo một hàm thời gian) chuyển tiếp mới kích hoạt làm chuyển trạng thái của các vị trí vào và ra của chuyển tiếp. Như vậy, sự chuyển trạng thái của các chuyển tiếp cũng được thay đổi theo thời gian. Petri net, mà trong đó tất cả các trễ thời gian kích hoạt là biến ngẫu nhiêu thì được gọi là SPN (Stochastic PN) với các chuyển tiếp được ký hiệu là các thanh hay các hộp trắng. Trễ thời gian kích hoạt của chuyển tiếp ti được ký hiệu là ti . Nếu có cả chuyển tiếp tức thời 0ti , và trễ kích hoạt 0ti , thì mạng được gọi là mạng Petri ngẫu nhiên chung GSPN (Generalized SPN), trong đó các chuyển tiếp tức thời (trễ kích hoạt bằng 0) được ký kiệu là các thanh hay hộp đen. Các chuyển tiếp tức thời luôn có ứu tiên cao hơn các chuyển tiếp có thời gian. Hình 2. SPN và GSPN. Để so sánh SPN và GSPN, ta xét hình 2. Hình 2(a) là SPN với các trễ kích hoạt 21   , cả hai chuyển tiếp 1t và 2t đều đủ điều kiện kích hoạt, nhưng 1t kích hoạt trước tạo ra SPN ở hình 2(b) (vì 21   ) làm mất điều kiện kích hoạt của chuyển tiếp 2t . Hình 2(c) là GSPN với cả chuyển tiếp thời gian 1t và tức thời 2t nhưng chỉ có 1t đủ điều kiện kích hoạt. Chỉ sau trễ 1 chuyển tiếp 1t kích hoạt tạo ra GSPN ở hình 2(d) làm cho 2t có đủ điều kiện kích hoạt.GSPN thuận tiện cho mô hình hóa và phân tích các hệ thống có tiến trình cả tức thời và ngẫu nhiên. Các đặc tính: tuần tự, đồng bộ, kết hợp, tương tranh, đụng độ, hỗn độn, loại trừ lẫn nhau, ưu tiên, khóa chết, và các đặc tính hành vi: đạt được, an toàn, tích cực, hữu hạn, bảo toàn, khứ hồi, phủ, cố chấp, khoảng cách đồng bộ, và công bằng của Petri Nets [1] được áp dụng phổ biến hiện nay cho mô phỏng và phân tích nhiều hệ thống khác nhau. 2. BIỂU DIỄN CÁC MẠCH LOGIC BẰNG MÔ HÌNH PETRI NETS Các ngôn ngữ thiết kế phần cứng như VHDL và Verilog đã và đang được sử dụng phổ biến để thiết kế các hệ thống phần cứng phức tạp trên nền công nghệ (a) 1t 1p 2p 3p 4p 1 2t 2 (b) 1p 2p 3p 4p 1 1t 2t 2 (c) 1t 1p 2p 3p 4p 1 2t (d) 1p 2p 3p 4p 1 1t 2t Kỹ thuật điều khiển & Điện tử D. Đ. Viên, H. K. Lâm, “Mô hình Petri Net thời gian của các mạch số.” 66 ASIC (CPLD, FPGA). Tuy nhiên, người thiết kế thường gặp khó khăn khi thực hiện lập trình mô tả hành vi (các chức năng) của các thiết kế phần cứng phức tạp. Trong khi đó Petri net lại rất phù hợp cho mô tả chức năng của hệ thống. Petri Nets như là biểu diễn trung gian giữa ngôn ngữ mô tả phần cứng VHDL và các hệ thống chuyển tiếp ký hiệu. Đã có một số nghiên cứu ứng dụng các loại Petri net cho thiết kế các hệ thống số, như có thể chuyển từ một ngôn ngữ lập trình sang mô hình Petri Nets [2] hoặc chuyển từ Petri Nets sang VHDL và thực hiện hệ thống trên FPGA [3][4], mô hình hóa các mạch cổng và logic số [5][6], thực hiện thuật toán phân tích phân tán của Petri net vào trong FPGA [7], sử dụng Petri net có mầu CPN (có chứa dữ liệu trong các vị trí và chuyển tiếp) để mô phỏng hệ nhúng trên FPGA [8], phát triển các hệ thống điều khiển nhúng phân tán với Petri nets [9]. Bài báo này đề xuất mô hình hóa các mạch logic nhờ sử dụng mạng Petri nhờ sử dụng các đặc tính của nó. Có một số nghiên cứu đề xuất sử dụng mạng Petri để mô hình hóa các mạch số, tuy nhiên, không có một thống nhất kết quả nào, và mô hình tạo ra phức tạp. Ở đây, chúng tôi sử dụng GSPN để mô hình hóa nhằm đơn giản mô hình kết quả và đảm bảo mô hình hóa được cả các mạch số không bộ và đồng bộ và để dễ dàng chuyển sang chương trình VHDL. Bài này chỉ để xuất giải pháp mô hình hóa các mạch số nhằm tạo thư viện các mô hình mạng Petri cho các mạch số, để từ đó xây dựng các chương trình VHDL cho thiết kế các mạch số trên FPGA. Trong các GSPN ở hình 3, các vị trí có một thẻ thể hiện giá trị logic = 1 (true). Vị trí có thẻ có thể ở là bất kỳ là vị trí x=0 hay x=1. Hình 3(a) và 3(b) thể hiện các mạch logic Inverter và Repeater là các SPN chỉ có các chuyển tiếp có thời gian với trễ chuyển tiếp là khác nhau. Trễ có thể xác định đặc tính tốc độ của các mạch logic này mà PN có thể mô phỏng được. Các hình 3 (c, d, e, f) là các GSPN được xây dựng từ các SPN của Repeater cho các mạch logic cơ bản (AND, NAND, OR, NOR) được xây dựng từ mạch các Inverter một cách dễ dàng. Về nguyên tắc, từ các SPN của Repeater có thể xây dựng các GSPN cho các mạch logic cơ bản. Như vậy với các GSPN ta có thể phân tích các đặc tính của các mạch logic cơ bản thông qua các đặc tính của GSPN. Đó là ý nghĩa của đề xuất xây dựng PN cho các mạch logic. Từ các GSPN của các mạch logic cơ bản ta có thể thiết kế các mạch số lớn hơn như các GSPN cho các thanh ghi, bộ nhớ, bộ đếm,v.v Điểm khác biệt của giải pháp ở đây là sử dụng GSPN với các cung cấm để mô hình hóa các mạch logic. Việc đặt ra các trễ kích hoạt cho các chuyển tiếp có thể cho phép ta lựa chọn phù hợp cho yêu cầu thiết kế các mạch số. Các cung có dấu hình tròn là các cung cấm. Nó quyết định sự cho phép chuyển tiếp kích hoạt. Điều kiện kích hoạt của chuyển tiếp có cung cấm như theo nguyên tắc ưu tiên như sau: 1) Một chuyển tiếp có một cung cấm, thì nó được phép kích hoạt trong các trường hợp: 1.1) Tất cả các vị trí vào, nối với chuyển tiếp đó bằng các cung bình thường (cung có mũi tên), chứa số thẻ ít nhất bằng trọng số của cung, và 1.2) Khi không có thẻ nào ở trong tất cả các vị trí vào nối với chuyển tiếp bằng cung cấm. 2) Một chuyển tiếp có cung cấm không thể kích hoạt được nếu vị trí vào của cung cấm chứa số thẻ nhiều hơn số cung. Nghiên cứu khoa học công nghệ Tạp chí Nghiên cứu KH&CN quân sự, Số 44, 08 - 2016 67 Hình 3. GSPN của các mạch logic cơ bản. 3. LẬP TRÌNH VHDL DỰA VÀO MÔ HÌNH MẠNG PETRI x y y=0 x=0 x=1 y=1 t1 t2 y=0 y=1 (b): Mạng Petri (PN) và mô hình PN rút gọn của mạch lặp (Repeater) x=0 x=1 PN y2=0 t4 x2=1 (c): Mạng Petri (PN) và mô hình PN rút gọn của mạch AND (là kết hợp của mạch đảo) y1= 1 x1=0 x1=1 y1=0 t1 t2 y2=1 x2=0 t3 PN y= x1 and x2 y=1 x=0 x=1 y=0 t5 t6 x1 x2 y y=1 y=0 x=0 x=1 PN y=1 y=0 y=1 y=0 x1=0 x1=1 PN x2=0 x2=1 PN x1=0 x1=1 x2=0 x2=1 y=1 y=0 PN And x1 x2 y y1=x1=0 x1=1 y1=0 t1 t2 y2=1 x2=0 x2=1 y2=0 t3 t4 PN y=not (x1 and x2) y=1 x=0 x=1 y=0 t5 t6 y=1 y=0 x=0 x=1 PN y=1 y=0 y=1 y=0 x1=0 x1=1 PN x2=0 x2=1 PN (d): Mạng Petri (PN) và mô hình PN rút gọn của mạch NAND (là kết hợp của mạch đảo) x1=0 x1=1 x2=0 x2=1 y=1 y=0 PN Nand y1=x1=0 x1=1 y1=0 t1 t2 y2=1 x2=0 x2=1 y2=0 t3 t4 PN y= x1 or x2 x1 y x2 y=1 x=0 x=1 y=0 t5 t6 y=1 y=0 x=0 x=1 PN y=1 y=0 y=1 y=0 x1=0 x1=1 PN x2=0 x2=1 PN (e): Mạng Petri (PN) và mô hình PN rút gọn của mạch OR (là kết hợp của mạch đảo) x1=0 x1=1 x2=0 x2=1 y=1 y=0 PN Or x1=0 x1=1 x2=0 x2=1 y=1 y=0 PN Nor y1=x1=0 x1=1 y1=0 t1 t2 y2=1 x2=0 x2=1 y2=0 t3 t4 PN y= x1 or x2 y=1 x=0 x=1 y=0 t5 t6 x1 y x2 (f): Mạng Petri (PN) và mô hình PN rút gọn của mạch NOR (là kết hợp của mạch đảo) y=1 y=0 x=0 x=1 PN y=1 y=0 y=1 y=0 x1=0 x1=1 PN x2=0 x2=1 PN y=1 x=0 x=1 y=0 t1 t2 x y (a): Mạng Petri (PN) và mô hình PN rút gọn của mạch đảo (Inverter) y=1 y=0 x=0 x=1 PN Kỹ thuật điều khiển & Điện tử D. Đ. Viên, H. K. Lâm, “Mô hình Petri Net thời gian của các mạch số.” 68 GSPN các mạch logic cơ bản có thể thể hiện các hàm logic qua ngôn ngữ lập trình VHDL. Ví dụ, GSPN của mạch Inverter (hình 3a) được viết ra chương trình VHDL như ở ví dụ 1. Ví dụ 1: VHDL của GSPN Inverter; library IEEE; use IEEE.STD_LGIC_1164.ALL; entity inverter is port (x: in STD_LOGIC; y: out STD_LOGIC); end inverter; architecture behavioral of inverter is begin process (x) begin if (x=’1’) then y<=’0’; ---vị trí có một thẻ (token) thể hiện giá trị ‘1’. elsif (x=’0’) then y <=’1’; end if; end process; end behavioral; Sử dụng công cụ thiết kế hệ thống trên FPGA (Xilinx, Altera) chạy chương trình này và ta có sơ đồ mạch logic mong muốn. Hình 4 dưới đây là kết quả sơ đồ khối và chi tiết của mạch inverter do chạy chương trình VHDL trên nhờ Xilinx ISE 14.1. Hình 5 dựa vào GSPN của mạch NAND (hình 3d) ta lập chương trình VHDL như ở ví dụ 2. Hình 4. Thiết kế nhờ VHDL mạch Inverter. Ví dụ 2: VHDL của GSPN NAND; library IEEE; use IEEE.STD_LGIC_1164.ALL; entity va_dao is port (x1, x2: in STD_LOGIC; y: out STD_LOGIC); end va_dao; architecture behavioral of va_dao is begin process (x1,x2) begin if (x=’0’ or x2=’0’) then y<=’1’; Hình 5. Thiết kế nhờ VHDL mạch NAND. Nghiên cứu khoa học công nghệ Tạp chí Nghiên cứu KH&CN quân sự, Số 44, 08 - 2016 69 elsif (x=’1’ and x2=’1’) then y <=’0’; end if; end process; end behavioral; Rõ ràng với GSPN, ta có thể dễ dàng viết các phương trình logic trong chương trình viết ở ngôn ngữ VHDL. Trong khi đó, nếu ta thực hiện thiết kế mạch logic thì dựa vào bảng chân lý (true table). Mạch số càng phức tạp thì khó cho lập phương trình logic. Trong khi đó, GSPN của các mạch số còn cho phép đánh giá trước các đặc tính các mạch số mà bản thân GSPN cho phép xác định theo các thông số của nó. 4. KẾT LUẬN VÀ HƯỚNG NGHIÊN CỨU Đề xuất sử dụng mô hình GSPN (SPN) với các tính cơ bản đặc biệt là ưu tiên với cung cấm, và thời gian thể biểu diễn các mạch logic từ cơ bản đến phức tạp. Điều đặc biệt ở phương pháp mô hình đề xuất này (khác với các biểu diễn mà các nghiên cứu nước ngoài đưa ra) là nó giữ nguyên các tín hiệu cổng vào ra và ra của các mạch logic khi chuyển qua GSPN và cho phép trước đánh giá các đặc tính của mạch số qua các thông số của GSPN (SPN) và lập dễ dàng lập phương trình logic khi viết chương trình thiết kế các mạch số bằng ngôn ngữ VHDL (hay Verilog). Bản thân các công cụ của nhà sản xuất FPGA cũng đưa ra các công cụ mô phỏng hay lập trình kiểm thử các đặc tính của các mạch số (testbench). Với phương pháp này có thể xây dựng thư viện các mô hình PN cho các mạch cổng logic cơ bản và công cụ phần mềm chuyển đổi PN sang VHDL nhằm tự động hóa thiết kế các hệ thống số phức tạp trên FPGA. TÀI LIỆU THAM KHẢO [1]. Tadao Murata, “Petri Nets: Properties, Analysis and Applications”. Proceeding of IEEE, Vol.77, No.4, April 1989. [2]. Gert Dohmen,”Petri Nets as Intermediate Representation between VHDL and Symbolic Transition Systems”. Kuratorium OFFIS, Westerstr. 10-12, D-26121 Oldenburd. © 1994 ACM 0-89791-687-5/94/0009 3.50. [3]. Hana Kubatova,”Direct implementation of Petri Net based model in FPGA”. Copyright © 2004 DESDes’04. Czech Technical University in Prague. Karlovo namesti 13, 121 35 Praha 2. [4]. D. Shang, F. Burns, A. Koelmanc, A. Yakovlev and F.Xia, “Asynchronous system synthesis based on direct mapping using VHDL and Petri Nets”. IEE, 2004. IEE Proceeding online no. 20040505. [5]. Ashok K. Murugavel, N. Ranganathan, “Petri Net Modeling of Gate and Interconnect Delays for Power Estimation”. Dept. of CSEE and Center for Microelectronics Research University of South Florida. DAC 2002, June 1014, 2002, New Orleans, Louisiana, USA Copyright 2002 ACM 1581134614/ 02/0006. [6]. George Manney Gaither, Dr. Seung-Yun Kim, “Visual representation of Digital Logic in Petri Nets”. Department of Computer Sciences, Mathematics, and Engineering Shepherd University. Journal of Undergraduate Research. Kỹ thuật điều khiển & Điện tử D. Đ. Viên, H. K. Lâm, “Mô hình Petri Net thời gian của các mạch số.” 70 [7]. Arkadiusz Bukowiec and others, “Implementation of Algorithm of Petri Nets Distributed Synthesis into FPGA”. Citation Information: International Journal of Electronics and Telecommunications. Volume 59, Issue 4, Pages 317–324, ISSN (Print) 0867-6747, DOI: 10.2478/eletel-2013-0038, December 2013. [8]. Huafeng Zhang, Hehua Zhang, Ming Gu, and Jiaguang Sun, “Modeling a Heterogeneous Embbeded System in Coloured Petri Nets”. Hindawi Publishing Corporation Journal of Applied Mathematics Volume 2014, Article ID 943094, 8 pages. [9]. Filipe Moutinho, Luis Gomes, “Distributed Embbeded Controller Development with Petri Nets”. © Springer International Publishing Switzerland 2016. ISBN 978-3-319-20822-0 (eBook). ABSTRACT TIMED PETRI NET MODELS OF DIGITAL CIRCUITS FPGAs (Field-Programmable Gate Arrays) has become one of the key digital circuits implementation media over the last decade. The moderm large digital systems are normally designed by using a hardware description language (HDL) like VHDL or Verilog. This type of language allows the circuits to be synthesized and fully simulated before any physical implementation actually takes place. Beside HDL Petri nets were also used to design the digital systems and circuits last year. Petri Nets have been already proved that it is very effective in supporting algorithms for solving key problems in synthesis of complex or control circuits as they can be modeled using types of Petri Nets. From Petri net models, designers can easy write the complex logic functions in HDL programs. In this article, we do modelling and write VHDL programs to design digital circuits by using Stochastic Petri Nets (SPNs) and Generalized Stochastic Petri Nets (GSPNs). Keywords: Digital systems and circuits; VHDL; FPGA; SPN; GSPN. Nhận bài ngày 24 tháng 05 năm 2016 Hoàn thiện ngày 24 tháng 07 năm 2016 Chấp nhận đăng ngày 17 tháng 08 năm 2016 Địa chỉ: Trường Đại học Công nghiệp Hà Nội. * Email: Dudinhvien@gmail.com