Luận văn Thiết kế bộ chuyển đổi số - tương tự 8 bít sử dụng công nghệ bán dẫn CMOS

ĐẠI HỌC QUỐC GIA HÀ NỘI TRƯỜNG ĐẠI HỌC CÔNG NGHỆ NGUYỄN MẠNH PHƯƠNG THIẾT KẾ BỘ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ 8 BÍT SỬ DỤNG CÔNG NGHỆ BÁN DẪN CMOS Ngành: Công nghệ Điện tử- Viễn Thông Chuyên ngành: Kỹ thuật Điện tử Mã số: 60.52.70 LUẬN VĂN THẠC SĨ NGƯỜI HƯỚNG DẪN KHOA HỌC PGS.TS Trần Quang Vinh Hà Nội- 2009 1 LỜI CAM ĐOAN Tôi xin cam đoan toàn bộ những nội dung và số liệu trong luận văn thạc sỹ: “Thiết kế bộ chuyển đổi số - tương tự 8 bít sử dụng công nghệ bán dẫn CMOS” là do tôi tự nghiên cứu và thực hiện. Học viên thực hiện luận văn Nguyễn Mạnh Phương 2 MỤC LỤC Trang phụ bìa Trang Lời cam đoan ...............................................................................................................1 Mục lục ........................................................................................................................2 Danh mục các bảng......................................................................................................4 Danh mục các hình vẽ..................................................................................................5 MỞ ĐẦU .....................................................................................................................9 Chương 1 - TỔNG QUAN VỀ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ..............................10 1.1 Giới thiệu: ...........................................................................................................10 1.2 Các thông số của bộ chuyển đổi số-tương tự.......................................................11 1.2.1 Độ phi tuyến vi phân (Differential Nonlinearity, DNL) ...............................13 1.2.2 Độ phi tuyến tích phân (Integral Nonlinearity, INL) ....................................14 1.2.3 Độ lệch không (Offset) .................................................................................16 1.2.4 Lỗi gain (Gain Error) ....................................................................................17 1.2.5 Độ trễ (Latency) ............................................................................................18 1.2.6 Tỉ số tín hiệu trên tạp âm (Signal-to-Noise Ratio, SNR)..............................18 1.2.7 Dải động (Dynamic Range, DR)...................................................................18 Chương 2 - CÁC KIẾN TRÚC CƠ BẢN CỦA BỘ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ .......................................................................................................................................19 2.1 Mã đầu vào số (Digital Input Code) ....................................................................19 2.2 Kiến trúc chuỗi điện trở ( Resistor String) ..........................................................19 2.3 Kiến trúc mạng thang điện trở R-2R ( R-2R Ladder Network)...........................20 2.4 Kiến trúc Steering dòng điện ( Current Steering)................................................22 2.5 DAC tỷ lệ điện tích (Charge Scaling DAC) ........................................................24 2.6 DAC tuần hoàn (Cyclic DAC).............................................................................25 2.7 DAC đường ống (Pipeline DAC) ........................................................................26 Chương 3 – TỔNG QUAN VỀ CÔNG NGHỆ CMOS ................................................28 3.1 Các quy trình sản xuất bán dẫn MOS cơ bản ......................................................28 3.1.1 Ôxi hóa (Oxidation) ......................................................................................29 3.1.2 Khuếch tán (Diffusion) .................................................................................30 3.1.3 Cấy ion (Ion Implantation)............................................................................31 3.1.4 Lắng đọng (Deposition) ................................................................................32 3.1.5 Ăn mòn (Etching)..........................................................................................32 3.1.6 Quang khắc (Photolithography) ....................................................................34 3.2 Transistor MOS....................................................................................................37 3.2.1 Cấu trúc vật lý: ..............................................................................................37 3.2.2 Nguyên lý hoạt động cơ bản: ........................................................................38 3.3 Các linh kiện thụ động (Passive component) ......................................................44 3.3.1 Tụ điện (Capacitor) .......................................................................................44 3.3.2 Điện trở (Resistor).........................................................................................48 3.4 Layout mạch tích hợp ..........................................................................................49 3.4.1 Vấn đề matching: ..........................................................................................50 3.4.2 Layout transistor MOS:.................................................................................56 3.4.3 Layout điện trở:.............................................................................................58 3.4.4 Layout tụ điện: ..............................................................................................59 Chương 4 - MÔ HÌNH THIẾT BỊ MOS .......................................................................62 3 4.1 Mô hình tín hiệu lớn (Large-Signal Modelling) ..................................................62 4.2 Mô hình tín hiệu nhỏ (Small-Signal Modelling) .................................................65 4.2.1 Mô hình tín hiệu nhỏ trong vùng tích cực.....................................................65 4.2.2 Mô hình tín hiệu nhỏ trong vùng triốt và cut-off ..........................................69 4.3 Các mô hình MOS cao cấp (Advanced MOS Modelling)...................................71 4.3.1 Các hiệu ứng kênh ngắn (short-channel effects)...........................................71 4.3.2 Hoạt động subthreshold: ...............................................................................74 Chương 5 - THIẾT KẾ DAC ........................................................................................75 5.1 Yêu cầu thiết kế ...................................................................................................75 5.2 Sơ đồ khối chức năng ..........................................................................................76 5.3 Thiết kế chi tiết của các khối ...............................................................................78 5.3.1 Khối Logic Input ...........................................................................................79 5.3.2 Thanh ghi ......................................................................................................83 5.3.3 Khối điều khiển (Control Logic)...................................................................89 5.3.4 Bộ lập mã thermometer.................................................................................91 5.3.5 Khối tạo dòng phân cực ................................................................................97 5.3.6 Khối tạo dòng DAC ......................................................................................99 5.3.7 Khối driver ..................................................................................................106 5.3.8 Khối chuyển đổi dòng điện – điện áp .........................................................109 5.3.9 Sơ đồ mạch điện, sơ đồ layout và kết quả mô phỏng của chip DAC .........113 KẾT LUẬN..............................................................................................................122 TÀI LIỆU THAM KHẢO .......................................................................................123 PHỤ LỤC ................................................................................................................124 Phụ lục A. Kí hiệu và mô hình của các phần tử mạch điện .................................124 Phụ lục B. Các mẫu vẽ thể hiện các lớp layout....................................................130 Phụ lục C. Các quy tắc layout của công nghệ CMOS 0.6µm ..............................132 Phụ lục D. Sơ đồ mạch điện và layout của các cổng logic ..................................146 Phụ lục E. Nội dung các file mô phỏng ...............................................................150 4 DANH MỤC CÁC BẢNG Bảng 2.1-1 Các mã đầu vào số sử dụng cho các bộ chuyển đổi số-tương tự ................19 Bảng 2.6-1 Đầu ra của bộ DAC 6 bit với REFV =5V ......................................................26 Bảng 2.7-1 Đầu ra của bộ DAC đường ống với REFV =5V ............................................27 Bảng 3.3-1 Tóm tắt một số đặc tính của các phần tử thụ động của công nghệ CMOS 0.8µm.............................................................................................................................48 Bảng 5.1-1 Các chỉ định của bộ chuyển đổi số - tương tự ............................................75 Bảng 5.1-2 Các chỉ định định thời của bộ chuyển đổi số - tương tự.............................76 Bảng 5.2-1 Chức năng của các tín hiệu điều khiển .......................................................77 Bảng 5.3.2-1 Hoạt động chức năng của RSFF ..............................................................84 Bảng 5.3.3-1 Bảng chân lý của khối điều khiển............................................................90 Bảng 5.3.4-1. Bảng chân lý của bộ lập mã Thermometer .............................................92 Bảng 5.3.9-1 Kết quả mô phỏng các chỉ định của DAC .............................................116 Bảng 5.3.9-2 Kết quả mô phỏng chỉ định định thời của DAC ở VDD=2,7V và 25oC .116 5 DANH MỤC CÁC HÌNH VẼ Hình 1.1-1 Giao diện giữa thế giới tương tự và bộ xử lý số .........................................10 Hình 1.2-1 Sơ đồ khối của bộ chuyển đổi số - tương tự ...............................................11 Hình 1.2-2 Hàm truyền lý tưởng của bộ DAC 3 bit ......................................................12 Hình 1.2.1-1 Ví dụ về độ phi tuyến vi phân của bộ DAC 3 bit.....................................13 Hình 1.2.1-2 Đặc tuyến DNL của bộ DAC 3 bit không lý tưởng .................................14 Hình 1.2.2-1 Cách xác định INL của bộ DAC ..............................................................15 Hình 1.2.2-2 Ví dụ về INL của bộ DAC .......................................................................15 Hình 1.2.2-3 Đặc tuyến INL của bộ DAC 3 bit không lý tưởng...................................16 Hình 1.2.3-1 Minh họa lỗi offset của bộ DAC 3 bit......................................................17 Hình 1.2.4-1 Minh họa lỗi gain của bộ DAC 3 bit ........................................................17 Hình 2.2-1 (a) Bộ DAC chuỗi điện trở đơn giản (b) Sử dụng mảng chuyển mạch nhị phân để giảm dung kháng ký sinh ở đầu ra ...................................................................20 Hình 2.3-1 Kiến trúc DAC mạng thang điện trở R-2R .................................................21 Hình 2.3-2 Sử dụng chuyển mạch giả để bù điện trở chuyển mạch..............................22 Hình 2.4-1 Kiến trúc tổng quát của DAC steering dòng điện .......................................22 Hình 2.4-2 DAC steering dòng điện sử dụng các nguồn dòng trọng lượng nhị phân...23 Hình 2.4-3 (a) Đầu ra của bộ DAC steering dòng điện 3 bit và (b) Đầu vào mã thermometer...................................................................................................................23 Hình 2.5-1 (a) DAC tỉ lệ điện tích (b) Mạch tương đương với bit MSB=1, các bit khác bằng 0 ............................................................................................................................24 Hình 2.6-1 Bộ chuyển đổi số-tương tự tuần hoàn .........................................................25 Hình 2.7-1 Bộ chuyển đổi số - tương tự đường ống......................................................26 Hình 3-1 Phân loại công nghệ mạch tích hợp sử dụng chất bán dẫn silíc.....................28 Hình 3.1-1 Wafer bán dẫn .............................................................................................29 Hình 3.1-2 Sự ôxi hóa....................................................................................................30 Hình 3.1-3 Profile khuếch tán với (a) nguồn tạp chất vô hạn và (b) nguồn tạp chất hữu hạn .................................................................................................................................31 Hình 3.1-4 (a) Trước quy trình ăn mòn (b) Sau quy trình ăn mòn................................33 Hình 3.1-5 Các bước quang khắc cơ bản trong việc định hình lớp silíc đa tinh thể (a) Phơi sáng (b) Develop (c) Ăn mòn (d) Loại bỏ chất cảm quang ..................................35 Hình 3.2-1 Cấu trúc vật lý của transistor MOS kênh n và kênh p trong công nghệ giếng n .....................................................................................................................................38 Hình 3.2-2 Mặt cắt ngang của transistor kênh n với tất cả các cực được nối đất..........38 Hình 3.2-3 Mặt cắt ngang của transistor kênh n với DSv nhỏ và TGS Vv > .....................41 Hình 3.2-4 Khi DSv tăng cho đến khi TGD Vv < , kênh trở thành pinched off ở drain ....43 Hình 3.2-5 Đặc tuyến DSD vi − của transistor MOS lí tưởng ..........................................43 Hình 3.3-1 Các tụ điện MOS (a) Silíc đa tinh thể - ôxít – kênh (b) Silíc đa tinh thể - ôxít – silíc đa tinh thể (c) Tụ MOS tích lũy (Accumulation MOS capacitor)..............45 Hình 3.3-2 Các cách khác nhau để tạo các tụ điện sử dụng các lớp kết nối có sẵn (a) Cấu trúc các bản cực theo chiều dọc (b) Cấu trúc các bản cực theo chiều ngang.........47 Hình 3.3-3 Các điện trở (a) điện trở khuếch tán (b) điện trở silíc đa tinh thể (c) điện trở giếng n ...........................................................................................................................49 6 Hình 3.4-1 Một số hiệu ứng hai chiều làm cho các kích thước của các phần tử của vi mạch khác với các kích thước của các mask layout......................................................50 Hình 3.4-2 Minh họa đối tượng A và đối tượng B được matching như thế nào với sự có mặt của đối tượng C..................................................................................................51 Hình 3.4-3 Các phần tử được đặt trong sự có mặt của một građien (a) Layout không chung tâm đối xứng (b) Layout chung tâm đối xứng....................................................53 Hình 3.4-4 Tụ điện ở (a) sẽ thay đổi giá trị khi các bản cực di chuyển. Tụ điện ở (b) ít nhạy cảm với sự di chuyển của các bản cực..................................................................54 Hình 3.4-5 Minh họa layout tụ điện sử dụng đa giác để xấp xỉ một hình tròn để tối thiểu tỉ số chu vi trên diện tích ......................................................................................55 Hình 3.4-6 Kỹ thuật đường Yiannoulos để matching các tụ điện có tỉ số không là số nguyên ...........................................................................................................................55 Hình 3.4-7 Ví dụ layout một transistor MOS................................................................56 Hình 3.4-8 Ví dụ layout transistor MOS (a) đối xứng gương (b) PLI (c) hai transistor chia sẻ một source chung và được layout để đạt được cả PLI và common-centriod (d) Layout thu gọn của (c)...................................................................................................57 Hình 3.4-9 Ví dụ layout (a) điện trở khuếch tán hoặc điện trở silíc đa tinh thể và (b) điện trở giếng.................................................................................................................58 Hình 3.4-10 Dòng điện trong thanh dẫn điện................................................................59 Hình 3.4-11 Ví dụ layout của (a) tụ điện 2 lớp silíc đa tinh thể (b) tụ điện 3 lớp kim loại .................................................................................................................................61 Hình 4.1-1 Quy ước dấu dương cho transistor MOS (a) kênh n và (b) kênh p.............62 Hình 4.1-2 Đặc tuyến ra của transistor MOS kênh n ....................................................64 Hình 4.1-3 Mô hình tín hiệu lớn của transistor MOS kênh n........................................64 Hình 4.2-1 Mô hình tín hiệu nhỏ của transistor MOS trong vùng tích cực...................65 Hình 4.2-2 Mặt cắt của transistor MOS với các dung kháng tín hiệu nhỏ ....................67 Hình 4.2-3 Mô hình RC phân tán cho transistor trong vùng triốt. ................................69 Hình 4.2-4 Mô hình đơn giản cho transistor trong vùng triốt với VDS nhỏ...................70 Hình 4.2-5 Mô hình tín hiệu nhỏ của transistor trong vùng cut-off ..............................71 Hình 4.3-1 Mô hình transistor MOS kênh n với sự giảm độ linh động ........................72 Hình 4.3-2 Dòng điện drain – đế bị gây ra bởi các cặp điện tử - lỗ trống được tạo bởi sự iôn hóa do va chạm ở đầu cuối drain của kênh.........................................................73 Hình 5.1-1 Sơ đồ định thời cho ghi dữ liệu song song..................................................76 Hình 5.2-1 Sơ đồ khối chức năng của bộ chuyển đổi số - tương tự ..............................76 Hình 5.2-2 Sơ đồ định thời cho việc ghi dữ liệu số vào thanh ghi đầu vào (I/P REG) và thanh ghi DAC (DAC REG)..........................................................................................78 Hình 5.3.1-1 Kí hiệu (a) và sơ đồ mạch (b) của khối Logic Input ................................80 Hình 5.3.1-2 Kí hiệu (a) và sơ đồ mạch (b) của mạch logic_in ....................................80 Hình 5.3.1-3 Đặc tuyến truyền đạt của trigơ Schmitt....................................................81 Hình 5.3.1-4 Kết quả mô phỏng ngưỡng logic của mạch logic_in ở VDD = 3V và VDD = 5V .....................................................................................................................82 Hình 5.3.1-5 Kết quả mô phỏng đặc tính chuyển mạch của mạch logic_in ở VDD = 3V .......................................................................................................................................82 Hình 5.3.1-6 Sơ đồ layout của mạch logic_in ...............................................................83 Hình 5.3.1-7 Sơ đồ layout của khối Logic Input ...........................................................83 Hình 5.3.2-1 Kí hiệu (a) và sơ đồ mạch (b) của DFF1..................................................84 7 Hình 5.3.2-2 Kết quả mô phỏng hoạt động của DFF1 ..................................................85 Hình 5.3.2-3 Sơ đồ layout của DFF1............................................................................85 Hình 5.3.2-4 Kí hiệu (a) và sơ đồ mạch (b) của DFF2..................................................86 Hình 5.3.2-5 Kết quả mô phỏng hoạt động của DFF2 ..................................................86 Hình 5.3.2-6 Sơ đồ layout của DFF2.............................................................................87 Hình 5.3.2-7 Kí hiệu (a) và sơ đồ mạch (b) của thanh ghi đầu vào ..............................87 Hình 5.3.2-8 Sơ đồ layout của thanh ghi đầu vào .........................................................88 Hình 5.3.2-9 Kí hiệu (a) và sơ đồ mạch (b) của thanh ghi 15bits .................................89 Hình 5.3.2-10 Sơ đồ layout của thanh ghi 15bits ..........................................................89 Hình 5.3.3-2 Kết quả mô phỏng hoạt động của khối điều khiển...................................91 Hình 5.3.3-3 Sơ đồ layout của khối điều khiển.............................................................91 Hình 5.3.4-1 Tối thiểu hóa sử dụng bảng Karnaugh .....................................................93 Hình 5.3.4-2 Sơ đồ mạch của bộ lập mã Thermometer.................................................95 Hình 5.3.4-3 Kết quả mô phỏng hoạt động của bộ lập mã Thermometer .....................96 Hình 5.3.4-4 Sơ đồ layout của bộ lập mã Thermometer ...............................................96 Hình 5.3.5-1 Sơ đồ mạch của khối tạo dòng phân cực (IBIAS) ...................................97 Hình 5.3.5-2 Kết quả mô phỏng dòng IQ theo điện áp nguồn cung cấp của khối tạo dòng phân cực................................................................................................................99 Hình 5.3.5-3 Sơ đồ layout của khối tạo dòng phân cực ................................................99 Hình 5.3.6-1 Sơ đồ mạch của mạch tạo điện áp phân cực ..........................................100 Hình 5.3.6-2 Kết quả mô phỏng vòng hở của mạch tạo điện áp phân cực..................102 Hình 5.3.6-3 Sơ đồ layout của mạch tạo điện áp phân cực .........................................102 Hình 5.3.6-4 Kí hiệu (a) và sơ đồ mạch (b) của nguồn dòng Iunit .............................103 Hình 5.3.6-5 Kí hiệu (a) và sơ đồ mạch (b) của nguồn dòng 16Iunit .........................104 Hình 5.3.6-6 Sơ đồ layout của nguồn dòng Iunit ........................................................105 Hình 5.3.6-7 Sơ đồ layout của nguồn dòng 16Iunit ....................................................105 Hình 5.3.6-8 Kí hiệu (a) và sơ đồ mạch (b) của khối nguồn dòng Current1x_group .105 Hình 5.3.6-9 Kí hiệu (a) và sơ đồ mạch (b) của khối nguồn dòng Current16x_group .....................................................................................................................................106 Hình 5.3.6-10 Sơ đồ layout của khối nguồn dòng Current1x_group ..........................106 Hình 5.3.6-11 Sơ đồ layout của khối nguồn dòng Current16x_group ........................106 Hình 5.3.7-1 Sơ đồ mạch driver của (a) nguồn dòng Iunit và (b) nguồn dòng 16Iunit .....................................................................................................................................107 Hình 5.3.7-2 Kí hiệu (a) và sơ đồ mạch (b) của Driver1x...........................................107 Hình 5.3.7-3 Kí hiệu (a) và sơ đồ mạch (b) của Driver16x.........................................108 Hình 5.3.7-4 Sơ đồ layout của driver cho nguồn dòng Iunit.......................................108 Hình 5.3.7-5 Sơ đồ layout của driver cho nguồn dòng 16Iunit..................................108 Hình 5.3.7-6 Sơ đồ layout của Driver1x .....................................................................109 Hình 5.3.8-1 Sơ đồ mạch của khối chuyển đổi dòng điện – điện áp...........................109 Hình 5.3.8-2 Sơ đồ mạch của mạch OAMP................................................................111 Hình 5.3.8-3 Kết quả mô phỏng vòng hở của khối I/V trong trường hợp VOUT = VREF, CL=100pF, RL=∞ .........................................................................................................112 Hình 5.3.8-4 Sơ đồ layout của mạch OAMP...............................................................112 Hình 5.3.9-1 Sơ đồ toàn mạch của bộ chuyển đổi số - tương tự 8 bit.........................114 Hình 5.3.9-2 Sơ đồ chân ra của bộ chuyển đổi số - tương tự 8 bit..............................115 Hình 5.3.9-3 Kết quả mô phỏng điện áp ra tương tự theo từ mã số đầu vào ở VDD=3,3V, VREF=VDD/2,CL=100pF, RL=10kΩ ...........................................................116 8 Hình 5.3.9-4 Kết quả mô phỏng thời gian thiết lập của điện áp ra tương tự ở VDD=5,5V, VREF=VDD/2,CL=100pF, RL=10kΩ, D7-D0 thay đổi từ 00h tới FFh........117 Hình 5.3.9-5 Kết quả mô phỏng thời gian thiết lập của điện áp ra tương tự ở VDD=2,7V, VREF=VDD/2,CL=100pF, RL=10kΩ, D7-D0 thay đổi từ 00h tới FFh........117 Hình 5.3.9-6 Kết quả mô phỏng ảnh hưởng của điện áp nguồn lên điện áp đầu ra tương tự ở VDD=3,3V, VREF=VDD/2,VOUT=VREF, CL=100pF, RL=10kΩ................................118 Hình 5.3.9-7 Kết quả mô phỏng dòng tiêu thụ của chip DAC ở VDD=3,3V và VDD=5,5V (VREF=VDD/2,VOUT=VREF, CL=100pF, RL=∞) ...........................................118 Hình 5.3.9-8 Kết quả mô phỏng dòng tiêu thụ và điện áp đầu ra của chip DAC ở chế độ power-down (VDD=5,5V, nhiệt độ 105oC) .............................................................119 Hình 5.3.9-9 Kết quả mô phỏng chip DAC thoát khỏi chế độ power-down (VDD=5,5V, VREF=VDD/2,VOUT=VREF, CL=100pF, RL=10kΩ).........................................................119 Hình 5.3.9-10 Kết quả mô phỏng đặc tính định thời của DAC..................................120 Hình 5.3.9-11 Sơ đồ layout của chip DAC 8 bit .........................................................121 Hình A-1 Kí hiệu của các phần tử mạch điện .............................................................124 Hình B-1 Các mẫu vẽ thể hiện các lớp layout……………………………………….130 Hình D1-1 Kí hiệu (a) và sơ đồ mạch (b) của cổng đảo..............................................146 Hình D1-2 Sơ đồ layout của cổng đảo ........................................................................146 Hình D2-1 Kí hiệu (a) và sơ đồ mạch (b) của cổng và đảo 2 đầu vào ........................147 Hình D2-2 Sơ đồ layout của cổng và đảo 2 đầu vào ...................................................147 Hình D2-3 Kí hiệu (a) và sơ đồ mạch (b) của cổng và đảo 3 đầu vào ........................148 Hình D2-4 Sơ đồ layout của cổng và đảo 3 đầu vào ...................................................148 Hình D3-1 Kí hiệu (a) và sơ đồ mạch (b) của cổng cộng đảo 2 đầu vào ....................149 Hình D3-2 Sơ đồ layout của cổng cộng đảo 2 đầu vào ...............................................149 9 MỞ ĐẦU Các bộ chuyển đổi dữ liệu cung cấp liên kết giữa thế giới thế giới tương tự và các hệ thống số và được thực hiện bởi các phương tiện là các mạch lấy mẫu, các bộ chuyển đổi tương tự - số và các bộ chuyển đổi số - tương tự. Với sự tăng sử dụng tính toán và xử lý tín hiệu số trong các ứng dụng như xử lý ảnh, đo lường, điện tử tiêu dùng và truyền thông, các hệ thống chuyển đổi dữ liệu ngày càng được mở rộng và phát triển. Mục tiêu của luận văn này là đưa ra một thiết kế cụ thể chip biến bổi số - tương tự 8 bit trên công nghệ bán dẫn CMOS. Nội dung của luân văn bao gồm 5 chương: - Chương 1 Tổng quan về chuyển đổi số - tương tự Trình bày vị trí, vai trò, các thông số của bộ chuyển đổi số - tương tự - Chương 2 Các kiến trúc cơ bản của bộ chuyển đổi tương tự - số Trình bày sơ đồ, nguyên lý hoạt động, các ưu nhược điểm của các kiến trúc của bộ chuyển đổi số - tương tự - Chương 3 Tổng quan về công nghệ CMOS Trình bày các kiến thức cơ bản của công nghệ bán dẫn CMOS cần thiết cho người thiết kế, đó là các quy trình sản xuất bán dẫn, cấu trúc và nguyên lý hoạt động cơ bản của thiết bị bán dẫn CMOS, vấn đề layout mạch tích hợp - Chương 4 Mô hình thiết bị MOS Trình bày các mô hình của transistor MOS, là cơ sở cho việc tính toán và mô phỏng mạch điện - Chương 5 Thiết kế DAC Phần này trình bày chi tiết các tính toán, kết quả mô phỏng và sơ đồ layout của chip DAC 8 bit theo kiến trúc steering dòng điện Tác giả xin gửi lời cảm ơn chân thành và sâu sắc đến Phó giáo sư – Tiến sĩ Trần Quang Vinh, thầy đã giành nhiều thời gian, tâm huyết hướng dẫn nghiên cứu để tác giả có thể hoàn thiện bản luận văn này. 10 Chương 1 - TỔNG QUAN VỀ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ 1.1 Giới thiệu: Sự phát triển của xử lý tín hiệu số và tính toán số trong các hệ thống điện tử được mô tả là "thế giới trở nên số hơn mỗi ngày". So sánh với các mạch tương tự (analog circuit) cùng chức năng, các mạch số có khả năng chống nhiễu (noise) tốt hơn, sự thay đổi của nguồn nuôi và công nghệ. Mạch số cho phép thiết kế dễ dàng hơn, có khả năng tự động kiểm tra (test automation), và cho phép khả năng lập trình nhiều hơn. Nhưng yếu tố cơ bản đã làm cho các mạch số và bộ xử lý số có mặt trong tất cả các mặt của cuộc sống là chất lượng (performance) vượt trội của các mạch số, là kết quả của sự tiến bộ của các công nghệ mạch tích hợp, nhất là công nghệ mạch tích hợp VLSI (VLSI – Very Large Scale Integration). Nó cho phép các mạch số thế hệ mới đạt được tốc độ cao hơn, tích hợp nhiều chức năng hơn trên chip, công suất tiêu tán thấp hơn, giá thành rẻ hơn, v.v... Với những ưu điểm như vậy, mạch số ngày càng thay thế các mạch tương tự cùng chức năng. Tuy nhiên, các mạch số không thể thay thế hoàn toàn được các mạch tương tự vì những yếu tố sau: (1) Bản chất tín hiệu xảy ra trong tự nhiên là tương tự (analog) (2) Con người nhận thức và nhớ được thông tin ở dạng tương tự Hơn nữa, dưới tác động của trên môi trường truyền dẫn, tín hiệu số có thể bị suy giảm đến mức chúng trở thành so sánh được với nhiễu, lúc đó cần thiết phải xem chúng như các tín hiệu tương tự. Hình 1.1-1 Giao diện giữa thế giới tương tự và bộ xử lý số Để bộ xử lý số có thể "giao tiếp" với thế giới tương tự, các mạch thu thập và tái tạo lại dữ liệu phải được sử dụng. Phía front end sử dụng các bộ chuyển đổi tương tự - số (ADCs) để thu thập và số hóa tín hiệu. Phía back end sẽ sử dụng các bộ chuyển đổi số (Front end) (Back end) Thế giới tương tự Chuyển đổi tương tự - số Bộ xử lý số Chuyển đổi số- tương tự 0 1 1 1 0 1 0 0 0 0 1 1 1 0 1 0 0 0 11 - tương tự (DACs) để thực hiện chức năng ngược lại, đó là tái tạo lại tín hiệu tương tự từ tín hiệu số. Quá trình này được minh họa ở hình 1.1-1. Các giao diện chuyển đổi dữ liệu (data conversion interface) được ứng dụng nhiều trong các sản phẩm tiêu dùng cũng như các hệ thống chuyên dụng như là máy chơi đĩa CD (compact disc player), máy quay, điện thoại, modem, và truyền hình độ phân giải cao (high-definition television: HDTV), hệ thống hiển thị hình ảnh trong y học, hệ thống xử lý tiếng nói, dụng cụ đo đạc, hệ thống điều khiển công nghiệp và rađa, v.v… 1.2 Các thông số của bộ chuyển đổi số-tương tự Hình 1.2-1 Sơ đồ khối của bộ chuyển đổi số - tương tự Hình 1.2-1 là sơ đồ khối của bộ chuyển đổi số-tương tự (Chú ý: đầu ra của bộ chuyển đổi số - tương tự có thể là điện áp hoặc dòng điện. Ở đây, vì mục đích miêu tả các thông số của bộ chuyển đổi số - tương tự nên ta giả sử tín hiệu tương tự ở đầu ra là điện áp) Mỗi từ mã N bit ở đầu vào bộ DAC, kí hiệu là 110 ,..,, −NDDD , được ánh xạ tới một giá trị điện áp tương tự OUTv . OUTv được xác định như sau: REFOUT FVv = trong đó: REFV là tín hiệu điện áp chuẩn. F là hệ số được xác định bởi giá trị của từ mã D ,( ∑− = = 1 0 2 N i iD ) N DF 2 = Ví dụ bộ D/A 3 bit, với D =100(2)=4(10) và REFV =5V thì 8 4 2 100 3 2 ==F , và VFVv REFOUT 5,25.8 4 === Bộ chuyển đổi số - tương tự DN-1 D1 D0 DN-2 MSB LSB VREF VOUT 12 Bằng việc vẽ đồ thị OUTv phụ thuộc vào từ mã D , ta sẽ có đồ thị hàm truyền của bộ D/A Hình 1.2-2 Hàm truyền lý tưởng của bộ DAC 3 bit Hình 1.2-2 là đồ thị hàm truyền của bộ DAC 3 bit (Digital input code: mã đầu vào số, Ideal output voltage increment: độ chênh lệch điện áp ra lý tưởng của hai từ mã liên tiếp nhau, Ideal slope: độ dốc lý tưởng). Ở đây giá trị trục tung được chuẩn hóa theo REFV . Ta thấy rằng đồ thị hàm truyền của bộ DAC là tập hợp các điểm rời rạc bởi vì đầu vào là các từ mã với bản chất là tín hiệu rời rạc. Điện áp đầu ra của bộ DAC luôn nhỏ hơn giá trị REFV , giá trị lớn nhất, còn được gọi là điện áp toàn thang (Full scale voltage: FSV ) được xác định theo biểu thức sau: REFN N FS VV .2 12 − = Bit ít ý nghĩa nhất (Least significant bit: LSB) là bit ngoài cùng bên phải của từ mã và được kí hiệu là 0D . LSB xác định lượng thay đổi nhỏ nhất có thể của điện áp đầu ra tương tự. 1 LSB được xác định như sau: N REFVLSB 2 1 = Ví dụ với bộ D/A 3 bit có REFV = 5V thì 1LSB=5/8=0,625V Bit có ý nghĩa nhất (Most significant bit: MSB) là bit ngoài cùng bên trái của từ mã, được ký hiệu là 1−ND . Khi bit này thay đổi thì điện áp tương tự ở đầu ra thay đổi một lượng tương ứng bằng 1/2 REFV . 13 Độ phân giải (Resolution): Đây là đại lượng được xác định bởi số bit của từ mã. Nó cho biết sự thay đổi nhỏ nhất có thể của tín hiệu tương tự ở đầu ra đối với một tín hiệu chuẩn REFV . Ví dụ một bộ DAC 8 bit có thể tạo 28=256 mức điện áp ra khác nhau, vì vậy có độ phân giải là 1/256≈0,0039 hay 0,39%. 1.2.1 Độ phi tuyến vi phân (Differential Nonlinearity, DNL) Là hiệu giữa độ chênh lệch thực tế và độ chênh lệch lý tưởng (bằng 1LSB) ở đầu ra của hai từ mã liên tiếp. DNL tại từ mã n được xác định theo biểu thức sau: LSBnvnvDNL OUTOUTn −−−= )]1()([ trong đó )(nvOUT là giá trị ở đầu ra thực tế của bộ DAC tại từ mã n Ví dụ: Hình 1.2.1-1 Ví dụ về độ phi tuyến vi phân của bộ DAC 3 bit Hình 1.2.1-1 cho ví dụ về DNL (Ideal height: độ chênh lệch điện áp ra lí tưởng của hai từ mã liên tiếp). Tại từ mã 001, giá trị thực tế bằng giá trị lý tưởng vì vậy DNL1=0. Tương tự, ta có DNL2=0. Tại từ mã 011, mức chêch lệch giữa từ mã 011 và từ mã kề nó là từ mã 010 bằng 1,5 lần LSB vì thế DNL3=1,5 LSB-1 LSB=0,5 LSB. Tương tự, ta xác định được giá trị DNL cho các từ mã còn lại là: DNL4=0,5 LSB-1 LSB=-0,5 LSB DNL5=0,25 LSB-1 LSB=-0,75 LSB 14 DNL6=1,75 LSB-1 LSB=0,75 LSB DNL7=1 LSB-1 LSB=0 LSB Nói chung thì một bộ DAC sẽ có DNL nhỏ hơn ± ½ LSB nếu nó có độ chính xác N bit. Vì vậy một bộ DAC 5 bit với DNL=0,75 LSB thực tế có độ phân giải của bộ DAC 4 bit mà thôi. Nếu DNL của một bộ DAC nhỏ hơn -1LSB, thì bộ DAC đó được cho rằng là nonmonotonic (không đơn điệu), nghĩa là điện áp tương tự ở đầu ra không luôn luôn tăng khi từ mã số ở đầu vào tăng. Bộ DAC nên luôn có tính monotonic nếu muốn thực hiện chức năng không có lỗi. Dưới đây là đồ thị DNL của bộ DAC 3 bit có hàm truyền ở hình 1.2.1-2. Hình 1.2.1-2 Đặc tuyến DNL của bộ DAC 3 bit không lý tưởng 1.2.2 Độ phi tuyến tích phân (Integral Nonlinearity, INL) INL được định nghĩa là hiệu giữa giá trị ở đầu ra bộ chuyển đổi và giá trị của điểm tương ứng nằm trên đường thẳng tham chiếu nối giữa giá trị đầu tiên và giá trị cuối cùng ở đầu ra của bộ chuyển đổi. Thông số này xác định độ tuyến tính của đặc tuyến hàm truyền của bộ chuyển đổi số-tương tự. Biểu thức xác định INL tại từ mã n, kí hiệu là INLn, là như sau: INLn = Giá trị đầu ra bộ DAC tại từ mã n – Giá trị của điểm tương ứng trên đường tham chiếu tại từ mã n 15 Hình 1.2.2-1 Cách xác định INL của bộ DAC Ví dụ về INL: Hình 1.2.2-2 Ví dụ về INL của bộ DAC Đầu tiên đường tham chiếu được vẽ qua giá trị đầu tiên và giá trị cuối cùng (Straight- line through first and last output points). INL bằng 0 đối với các mã mà ở đó giá trị đầu ra nằm trên đường tham chiếu này, vì thế INL2 = INL4 = INL6 = INL7 = 0. Chỉ các đầu ra tương ứng với mã 001, 011 và 101 là không nằm trên đường tham chiếu. Ở mã 001 và 011, giá trị đầu ra đều lớn hơn giá trị đường tham chiếu một lượng là ½ LSB, vì thế INL1 = INL3 = 0,5 LSB. Tương tự INL5 = -0,75 LSB 16 Hình 1.2.2-3 Đặc tuyến INL của bộ DAC 3 bit không lý tưởng Cũng có một số phương pháp khác được sử dụng để đo INL. Có phương pháp so sánh giá trị đầu ra với đường tham chiếu lí tưởng (chính là đặc tuyến hàm truyền lý tưởng của bộ DAC), không tính đến vị trí của giá trị đầu ra đầu tiên và giá trị đầu ra cuối cùng. Nếu bộ DAC có lỗi gain (gain error) hoặc lỗi offset (offset error), thì những lỗi này cũng được bao hàm trong INL. Phương pháp khác, được gọi là phương pháp "best-fit", cố gắng tối thiểu INL bằng cách xây dựng đường tham khảo sao cho nó đi qua gần nhất có thể đối với phần lớn các giá trị đầu ra. Mặc dù phương pháp này tối thiểu INL nhưng nó vẫn không được sử dụng rộng rãi bằng phương pháp trong đó đường tham chiếu là đường thẳng nối giá trị đầu ra đầu tiên và giá trị đầu ra cuối cùng. 1.2.3 Độ lệch không (Offset) Một cách lí tưởng, đầu ra tương tự sẽ là 0V khi giá trị từ mã số D = 0. Tuy nhiên một offset tồn tại nếu điện áp đầu ra tương tự không bằng không. Điều này dẫn tới hàm truyền bị dịch như minh họa ở hình 1.2.3-1. 17 Hình 1.2.3-1 Minh họa lỗi offset của bộ DAC 3 bit 1.2.4 Lỗi gain (Gain Error) Một lỗi gain (Gain Error) tồn tại nếu độ dốc (slope) của đường best-fit qua hàm truyền khác độ dốc của đường best-fit đối với trường hợp lí tưởng. Lỗi gain được xác định theo biểu thức sau: Gain error = Độ dốc lý tưởng(ideal slope) – Độ dốc thực tế (actual slope) Hình 1.2.4-1 Minh họa lỗi gain của bộ DAC 3 bit 18 1.2.5 Độ trễ (Latency) Là khoảng thời gian từ lúc từ mã số đầu vào thay đổi đến thời điểm giá trị đầu ra tương tự đạt tới giá trị thiết lập với một sai số chỉ định. 1.2.6 Tỉ số tín hiệu trên tạp âm (Signal-to-Noise Ratio, SNR) SNR được xác định bằng tỉ số công suất tín hiệu trên tạp âm ở đầu ra tương tự 1.2.7 Dải động (Dynamic Range, DR) Dải động được xác định bằng tỉ số tín hiệu ra lớn nhất trên tín hiệu ra nhỏ nhất. Dải động của bộ DAC N bit bằng: dBLogDR N     −= 1 1220 Ví dụ bộ DAC 16 bit sẽ có dải động là 96,33dB 19 Chương 2 - CÁC KIẾN TRÚC CƠ BẢN CỦA BỘ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ 2.1 Mã đầu vào số (Digital Input Code) Trong nhiều trường hợp, tín hiệu số không được cung cấp ở dạng mã nhị phân (binary code) mà ở dạng mã khác như mã BCD (Binary-Coded Decimal), mã thermometer, mã Gray, số bù hai (two's complement),v.v…[1] Dưới đây là bảng so sánh các mã này. Số thập phân Mã nhị phân Mã Thermometer Mã Gray Số bù hai 0 000 0000000 000 000 1 001 0000001 001 111 2 010 0000011 011 110 3 011 0000111 010 101 4 100 0001111 110 100 5 101 0011111 111 011 6 110 0111111 101 010 7 111 1111111 100 001 Bảng 2.1-1 Các mã đầu vào số sử dụng cho các bộ chuyển đổi số-tương tự 2.2 Kiến trúc chuỗi điện trở ( Resistor String) Kiến trúc DAC cơ bản nhất [6,9,10] được vẽ ở hình 2.2-1a. Kiến trúc này bao gồm một chuỗi điện trở với 2N điện trở giống nhau và các chuyển mạch, đầu ra tương tự đơn giản một trong những giá trị điện áp được tạo ra nhờ sự phân áp của các điện trở. Chú ý rằng một bộ giải mã N:2N sẽ được yêu cầu để cung cấp 2N tín hiệu điều khiển viêc đóng mở các chuyển mạch. Kiến trúc này cho độ chính xác cao, với điều kiện là dòng tải (hay dòng ra) không được yêu cầu và giá trị của các điện trở phải nằm trong khoảng sai số chỉ định của bộ chuyển đổi. Một ưu điểm lớn của kiến trúc này là đầu ra sẽ luôn được đảm bảo tính monotonic. Một vấn đề với bộ chuyển đổi loại này là đầu ra bộ chuyển đổi luôn được kết nối tới 2N chuyển mạch, trong đó chỉ có môt chuyển mạch được đóng. Đối với độ phân giải cao, số lượng chuyển mạch sẽ rất lớn vì vậy sẽ tồn tại một lượng lớn dung kháng ký sinh xuất hiện ở nút ra, hệ quả là tốc độ chuyển đổi sẽ giảm đi. Một cấu hình khác tốt hơn cho bộ DAC dạng chuỗi điện trở được vẽ ở hình 2.2-1b. Ở đây, một mảng 20 chuyển mạch được tổ chức theo dạng cây nhị phân đảm bảo rằng đầu ra được kết nối tới một chuyển mạch đóng và một chuyển mạch mở, vì vậy dung kháng ký sinh ở nút ra sẽ nhỏ hơn, vì thế tăng tốc độ chuyển đổi. Tín hiệu điều khiển mảng chuyển mạch là từ nhị phân đầu vào vì cấu trúc tổ chức dạng cây của mảng chuyển mạch. Một vấn đề khác đối với DAC dạng chuỗi điện trở là sự cân bằng giữa diện tích và công suất tiêu tán của bộ chuyển đổi. Đối với độ phân giải cao, bộ chuyển đổi sẽ chiếm diện tích chip lớn bởi vì một số lượng lớn các thành phần thụ động (passive components), là các điện trở. Mặc dù có thể giảm giá trị của các điện trở để tối thiểu diện tích chip, nhưng khi đó công suất tiêu tán sẽ trở thành vấn đề quyết định vì dòng điện luôn chảy qua chuỗi điện trở trong toàn bộ khoảng thời gian bộ chuyển đổi hoạt động. Hình 2.2-1 (a) Bộ DAC chuỗi điện trở đơn giản (b) Sử dụng mảng chuyển mạch nhị phân để giảm dung kháng ký sinh ở đầu ra 2.3 Kiến trúc mạng thang điện trở R-2R ( R-2R Ladder Network) Cấu hình này [6,9,10] sử dụng ít điện trở hơn cấu hình chuỗi điện trở đã xét ở trên. Nó bao gồm một mạng các điện trở R và 2R xen kẽ nhau như trong hình vẽ 2.3-1 21 Hình 2.3-1 Kiến trúc DAC mạng thang điện trở R-2R Bắt đầu từ đầu cuối cùng bên phải của mạng, trở kháng nhìn vào bên phải của bất ký nút nào tới đất (ground) đều là 2R. Đầu vào số quyết định liệu mỗi điện trở sẽ được chuyển mạch tới đất (ground) hoặc tới đầu vào đảo của bộ khuyếch đại thuật toán. Điện áp tại mỗi nút liên hệ với REFV theo mối quan hệ trọng lượng nhị phân (binary-weighted relationship) được tạo nên bởi đặc tính chia áp của mạng thang điện trở này. Tổng dòng điện chảy từ REFV là không đổi, vì điện thế tại đầu dưới của mỗi điện trở được chuyển mạch luôn là 0V (hoặc ground hoặc đất ảo(virtual ground)). Vì thế, điện áp các nút sẽ không đổi đối với bất kỳ giá trị nào của đầu vào số (như thể hiện ở hình 2.3-1, nó có dạng iREFV2 , với Ni ,1= ). Điện áp ra, OUTv , phụ thuộc vào dòng điện chảy qua điện trở hồi tiếp RF như sau: FTOTOUT Riv .−= (2.3-1) trong đó TOTi là tổng dòng điện,giá trị của nó được xác định bởi đầu vào số: ∑− = − = 1 0 2 1 . 2 . N k kN REF kTOT R V Di (2.3-2) với kD là bit thứ k của từ mã đầu vào với một giá trị hoặc là 0 hoặc là 1. Giống như kiến trúc chuỗi điện trở, kiến trúc này cũng yêu cầu matching tốt để đảm bảo độ chính xác cho bộ chuyển đổi. Vì thế, điện trở của các chuyển mạch phải nhỏ, hay là điện áp rơi trên mỗi chuyển mạch phải nhỏ để giảm thiểu lỗi chuyển đổi. Một cách để loại bỏ vấn đề này là thêm các chuyển mạch giả (dummy) như thể hiện ở hình 2.3-2. Các chuyển mạch dummy này có trở kháng bằng một nửa trở kháng của chuyển mạch thực ( R∆ ), và chúng được đặt nối tiếp với mỗi điện trở nằm ngang có giá trị là R. Tổng trở kháng của bất kỳ nhánh ngang, kí hiệu R', là: 2 ' RRR ∆+= (2.3-3) Trở kháng của bất kỳ nhánh dọc là RR ∆+2 , nó bằng 2 lần giá trị của nhánh ngang. Vì vậy quan hệ '' 2RR − vẫn được duy trì. 22 Hình 2.3-2 Sử dụng chuyển mạch giả để bù điện trở chuyển mạch 2.4 Kiến trúc Steering dòng điện ( Current Steering) Hình 2.4-1 minh họa cấu hình tổng quát cho bộ chuyển đổi số - tương tự kiểu current steering [6,10]. Cấu hình này yêu cầu một tập các nguồn dòng, mỗi nguồn dòng có giá trị dòng điện là I . Bộ DAC N bit sẽ có 2N -1 nguồn dòng, đi liền với chúng là tập 2N -1 chuyển mạch được điều khiển bởi các tín hiệu nhị phân 2210 ,...,, −NDDD . Tín hiệu điều khiển này sẽ quyết định nguồn dòng tương ứng được kết nối tới OUTi hoặc nút khác (trong trường hợp này là ground). Dòng ra tổng, OUTi , có dải giá trị là: Ii NOUT ).12(0 −≤≤ (2.4-1) Hình 2.4-1 Kiến trúc tổng quát của DAC steering dòng điện Đầu vào số có dạng của mã thermometer. Mã này sẽ là tất cả 1 từ bit LSB đến giá trị của bit thứ k, kD , và tất cả là 0 ở trên nó. Vì vậy cấu hình này yêu cầu sử dụng bộ lập mã thermometer. Một kiến trúc current steering khác được vẽ ở hình 2.4-2 23 Hình 2.4-2 DAC steering dòng điện sử dụng các nguồn dòng trọng lượng nhị phân. Kiến trúc này sử dụng các nguồn dòng trọng lượng nhị phân, vì thế chỉ yêu cầu N nguồn dòng. Vì các dòng là trọng lượng nhị phân nên mã đầu vào có thể là mã nhị phân đơn giản, không phải sử dụng bộ lập mã thermometer. Một ưu điểm của DAC current steering là khả năng drive dòng cao.Vì không cần bộ đệm ở đầu ra để drive tải điện trở nên những DAC này thường được sử dụng trong các ứng dụng tốc độ cao. Độ chính xác cần thiết để tạo độ phân giải cao phụ thuộc vào mức độ matching của các nguồn dòng. Ví dụ, nếu một bộ DAC 13 bit được thiết kế sử dụng kiến trúc này, thì sẽ có 213-1=8191 nguồn dòng "cư trú" trong chip (một số lượng không hề nhỏ). Đối với các nguồn dòng trọng lượng nhị phân (binary- weight), chỉ 13 nguồn dòng được yêu cầu nhưng giá trị dòng của nguồn dùng lớn nhất sẽ gấp 2N-1 = 213-1 = 4096 lần nguồn dòng nhỏ nhất. Nếu dòng điện nhỏ nhất, I , được chọn là 5µA, thì nguồn dòng lớn nhất sẽ là 20,48mA ! Hình 2.4-3 (a) Đầu ra của bộ DAC steering dòng điện 3 bit và (b) Đầu vào mã thermometer Một vấn đề khác của kiến trúc này là có glitch lớn ở đầu ra khi từ mã số ở đầu vào thay đổi. Vì các nguồn dòng được kết nối song song, nếu một trong các nguồn 24 dòng được ngắt, nguồn dòng khác được dẫn thì một glitch có thể xảy ra ở đầu ra nếu việc đồng bộ sao cho cả hai nguồn dòng được dẫn hoặc ngắt cùng một thời điểm không được thực hiện chính xác. 2.5 DAC tỷ lệ điện tích (Charge Scaling DAC) DAC tỷ lệ điện tích [6,9,10] là kiến trúc DAC được sử dụng phổ biến trong công nghệ CMOS, sơ đồ của nó được vẽ ở hình 2.5-1a. Kiến trúc bao gồm một mảng song song của các tụ điện trọng lượng nhị phân, có tổng là CN2 , được nối tới một bộ khuếch đại thuật toán. Ban đầu các tụ được xả điện hoàn toàn, mỗi tụ điện sẽ được chuyển mạch hoặc tới REFV hoặc tới đất (ground) phụ thuộc vào từ mã số đầu vào. Điện áp tương tự ở đầu ra, OUTv , là hàm của sự chia áp giữa các tụ điện này. Hình 2.5-1b là mạch tương đương trong trường hợp bit MSB=1, còn các bit khác bằng 0. Dễ thấy OUTv trong trường hợp này bằng: 222 2 . 11 1 REF NN N REFOUT V CC CVv = + = −− − (2.5-1) Hình 2.5-1 (a) DAC tỉ lệ điện tích (b) Mạch tương đương với bit MSB=1, các bit khác bằng 0 Biểu thức tông quát của OUTv do mỗi tụ điện là như sau: REF Nk REFN k OUT VVC C v .2. 2 2 − == (2.5-2) 25 trong đó ta giả sử chỉ có bit thứ k là bằng 1 ( 1=kD ), còn các bit khác bằng 0. Áp dụng nguyên lý xếp chồng, ta có biểu thức của OUTv tương ứng với bất kì một từ mã đầu vào số là: REF N k Nk kOUT VDv .2 1 0 ∑− = − = (2.5-3) Một hạn chế của kiến trúc này là sự tồn tại của dung kháng kí sinh của bộ khuếch đại thuật toán ở bản cực trên của mảng tụ điện. Điều này ngăn cản việc sử dụng kiến trúc này để làm bộ chuyển đổi dữ liệu có độ phân giải cao. Một cài đặt tốt hơn sẽ sử dụng bộ tích phân tụ chuyển mạch (switched-capacitor integrator) làm mạch drive (driving circuit) thay cho bộ khuếch đại thuật toán. 2.6 DAC tuần hoàn (Cyclic DAC) DAC tuần hoàn [9,10] sử dụng chỉ một cặp của các thành phần đơn giản để thực hiện sự chuyển đổi. Như ở hình 2.6-1, một bộ cộng thực hiện cộng REFV hoặc đất tới tín hiệu hồi tiếp (feedback signal), phụ thuộc vào các bit ở đầu vào. Một bộ khuếch đại với hệ số khuếch đại là 0,5 đưa điện áp ra quay trở lại bộ tổng sao cho đầu ra ở cuối mỗi chu kỳ là phụ thuộc vào giá trị của đầu ra ở chu kỳ trước đó. Các bit vào được đọc ở dạng nối tiếp. Vì thế, sự chuyển đổi được thực hiện một bit ở một thời điểm, kết quả là cần N chu kỳ cho mỗi chuyển đổi. Điện áp đầu ra ở cuối chu kỳ thứ n của sự chuyển đổi được xác định theo biểu thức sau: 2 1 .)1(. 2 1 .)( 1    −+= − nvVDnv AREFnOUT (2.6-1) với một điều kiện là đầu ra mach lấy và giữ mẫu (S/H) được khởi tạo là 0V [ VvA 0)0( = ]. Hình 2.6-1 Bộ chuyển đổi số-tương tự tuần hoàn 26 Độ chính xác của bộ chuyển đổi này sự phụ vào vài yếu tố. Hệ số khuếch đại của bộ khuệch đại 0,5 cần chính xác cao (bên trong độ chính xác của bộ chuyển đổi) và nó thường được tạo với các tụ điện thụ động (passive capacitor). Tương tự, bộ cộng và mạch lấy và giữ mẫu cũng cần có độ chính xác N bit. Số chu kỳ, n Dn-1 vA(n-1) vOUT(n) 1 1 0 ½ (5 + 0) = 2,5 V 2 0 5 ½ (0 + 2,5) = 1,25 V 3 1 2,5 ½ (5 + 1,25) = 3,125 V 4 0 6,25 ½ (0 + 3,125) = 1,5625 V 5 1 3,125 ½ (5 + 1,5625) = 3,28125 V 6 1 6,5625 ½ (5 + 3,28125) = 4,140625 V Bảng 2.6-1 Đầu ra của bộ DAC 6 bit với REFV =5V Bảng 2.6-1 thể hiện giá trị đầu ra của bộ DAC tuần hoàn 6 bit theo từng chu kỳ xung nhịp với từ mã vào là 110101012345 =DDDDDD , và REFV =5V 2.7 DAC đường ống (Pipeline DAC) Bộ chuyển đổi tuần hoàn N bit cần N chu kỳ xung nhịp để hoàn thành một sự chuyển đổi. Thay vì đưa đầu ra trở lại đầu vào mỗi lần, chúng ta có thể mở rộng bộ chuyển đổi tuần hoàn thành N tầng, trong đó mỗi tầng thực hiện một bit của sự chuyển đổi. Sự mở rộng của bộ chuyển đổi tuần hoàn tạo nên bộ DAC được gọi là DAC đường ống [9,10]. Sơ đồ của bộ chuyển đổi được vẽ ở hình 2.7-1 Hình 2.7-1 Bộ chuyển đổi số - tương tự đường ống Ở đây tín hiệu được đưa xuống "đường ống" và trong khi mỗi tầng làm việc trên một sự chuyển đổi, tầng trước có thể bắt đầu xử lý sự chuyển đổi tiếp theo. Vì thế một sự trễ N chu kỳ khởi tạo được trải qua khi tín hiệu tạo con đường xuống đường ống ở lần đầu tiên. Tuy nhiên, sau sự trễ N chu kỳ đầu tiên này, mỗi sự chuyển đổi chỉ xảy ra ở một chu kỳ xung nhịp. 27 Không kể độ trễ N chu kỳ xung nhịp đầu tiên, thì có thể nói tốc độ chuyển đổi của DAC đường ống là rất nhanh. Tuy nhiên, yêu cầu hệ số khuếch đại của bộ khuếch đại 0,5 phải rất chính xác để có độ phân giải cao. Hơn nữa kiến trúc này sử dụng nhiều mạch hơn N lần so với kiến trúc DAC tuần hoàn, như vậy có sự cân bằng giữa tốc độ và diện tích chíp. Điện áp ra của tầng thứ n trong bộ chuyển đổi được xác định như sau: ( ) 2 1 .)1(.)( 1 −+= − nvVDnv OUTREFnOUT (2.7-1) Hoạt động của mỗi tầng trong đường ống có thể được tóm tắt như sau: nếu bit vào là 1, cộng REFV tới đầu ra của tầng trước, chia cho 2, và đưa tới tầng thứ hai. Nếu bit vào là 0, đơn giản chia đầu ra của tầng trước cho 2 và đưa tới tầng tiếp theo. Ví dụ hoạt động của bô DAC đường ống 3 bit cho 3 trường hợp từ mã 001=AD , 110=BD và 101=CD . Giả sử REFV = 5V. Tầng đầu tiên sẽ làm việc với các bit LSB của mỗi từ mã, tầng thứ hai sẽ làm việc với các bit ở giữa và tầng cuối cùng sẽ làm việc với các bit MSB. Dựa trên nguyên tắc đường ống, khi bit LSB của từ mã đầu tiên, AD , được xử lý xong thì bit LSB của từ mã thứ hai, BD , có thể bắt đầu được xử lý. Tương tự, khi bit LSB của tầng thứ hai được xử lý xong, bit LSB của từ mã thứ ba, CD , có thể bắt đầu được xử lý. Chu kỳ chuyển đổi cho tất cả các từ mã sẽ tạo ra ở đầu ra như thể hiện ở bảng 2.7-1. Những con số được in đậm thuộc về từ mã đầu tiên, AD , những con số in nghiêng thuộc về từ mã thứ hai, BD , và những con số được gạch dưới thuộc về từ mã CD . Quá trình chuyển đổi của từ mã đầu tiên, AD , cần 3 chu kỳ xung nhịp 1, 2 và 3 để hoàn thành, OUTv cho từ mã AD là 0,625V. Ở chu kỳ xung nhịp thứ 4 ta có OUTv cho từ mã BD , )( BOUT Dv = 3,75V. Và ở chu kỳ xung nhịp thứ 5 ta có OUTv cho từ mã CD , )( COUT Dv = 3,125V. Chu kỳ xung nhịp vOUT(1) vOUT(2) vOUT(3) D0 D1 D2 1 2,5 0 0 1 0 0 2 0 1,25 0 0 0 0 3 2,5 2,5 0,625 1 1 0 4 1,25 3,75 0 1 5 3,125 1 Bảng 2.7-1 Đầu ra của bộ DAC đường ống với REFV =5V 28 Chương 3 – TỔNG QUAN VỀ CÔNG NGHỆ CMOS Hai công nghệ mạch tích hợp silíc (công nghệ bán dẫn sử dụng chất bán dẫn silíc) phổ biến nhất là công nghệ MOS và công nghệ lưỡng cực (bipolar). Bên trong mỗi họ này là các nhóm con như được minh họa ở hình 3-1[9]. Trong nhiều năm, công nghệ mạch tích hợp silicon chiếm ưu thế là công nghệ lưỡng cực, được minh chứng với sự phát triển nở rộ của các IC khuếch đại thuật toán và họ IC số TTL (transistor- transistor logic). Đến đầu những năm 1970, công nghệ NMOS (n-channel MOS: transistor kênh n) là công nghệ được chọn cho phần lớn các thiết kế mạch MOS tương tự và số. Đến đầu những năm 1980, thế giới mạch tích hợp VLSI chuyển sang sử dụng công nghệ CMOS gate silicon và công nghệ này đã trở thành công nghệ chiếm ưu thế cho các thiết kế tín hiệu trộn (mixed-signal design) và mạch số VLSI suốt từ đó đến nay. Gần đây, công nghệ kết hợp cả công nghệ CMOS và công nghệ lưỡng cực, được gọi là công nghệ BiCMOS, được phát triển. Nó có được ưu điểm của cả hai công nghệ đó là tốc độ cao của công nghệ lưỡng cực và mật độ tích hợp lớn của công nghệ CMOS. Công nghệ BiCMOS được xác nhận là thành công cả về mặt công nghệ và mặt thị trường. Hình 3-1 Phân loại công nghệ mạch tích hợp sử dụng chất bán dẫn silíc 3.1 Các quy trình sản xuất bán dẫn MOS cơ bản Công nghệ bán dẫn được dựa trên một số bước công nghệ, chúng là phương tiện để chế tạo các phần tử bán dẫn. Để hiểu quy trình chế tạo bán dẫn cần thiết phải hiểu các bước công nghệ này. Chúng bao gồm ôxi hóa (oxidation), khuếch tán 29 (diffusion), cấy ion (ion implantation), lắng đọng (deposition), ăn mòn (etching) và quang khắc (photolithography). Quá trình sản suất bán dẫn được bắt đầu với vật liệu silíc đơn tinh thể (single- crystal silicon). Có hai phương pháp để nuôi cấy các đơn tinh thể như vậy. Hầu hết vât liệu đơn tinh thể được nuôi bằng phương pháp Czochralski. Phương pháp thứ hai, được gọi là phương pháp luyện vùng (float zone), tạo ra các tinh thể có độ tinh khiết cao và thường được sử dụng để chế tạo các thiết bị công suất. Các tinh thể thường được nuôi theo hướng tinh thể hoặc . Sau quá trình nuôi ta thu được đơn tinh thể có dạng hình trụ và có đường kính 75-300mm và độ dài 1m. Các tinh thể hình trụ này được cắt mỏng thành các miếng mỏng, gọi là wafer, có độ dày 0,5-0,7mm và kích cỡ là 100-150mm. Trong quá trình nuôi, tinh thể được pha tạp (dope) với tạp chất loại n hoặc loại p để tạo ra đế (substrate) loại p hay đế loại n. Các đế này là vật liệu ban đầu cho quy trình sản xuất bán dẫn. Mức độ pha tạp của đế xấp xỉ 1015 nguyên tử tạp chất/cm3, tương đương với điện trở suất là 3-5 Ω.cm với đế loại n và 14-16 Ω.cm với đế loại p. Hình 3.1-1 Wafer bán dẫn Một lựa chọn khác là thay vì bắt đầu với wafer silíc pha tạp thấp, có thể sử dụng wafer được pha tạp mạnh, có một lớp epitaxi pha tạp thấp trên bề mặt của nó. Mặc dù wafer có lớp epitaxi đắt hơn, chúng có thể cung cấp một số lợi ích như giảm độ nhạy cảm với latch-up và giảm nhiễu (interference) giữa các mạch số và mạch tương tự trong các mạch tích hợp tín hiệu trộn (mixed-signal integrated circuit) 3.1.1 Ôxi hóa (Oxidation) Bước cơ bản đầu tiên của quá trình chế tạo mạch tích hợp là ôxi hóa. Ôxi hóa là quá trình trong đó một lớp ôxít silic (SiO2) được hình thành trên bề mặt của wafer. Ôxít phát triển trên cả phía trong và phía trên của bề mặt wafer như chỉ ra ở hình 3.1-2. 30 Hình 3.1-2 Sự ôxi hóa Thông thường khoảng 56% độ dày oxít là ở trên bề mặt gốc trong khi đó khoảng 43% là ở dưới bề mặt gốc. Có hai kỹ thuật ôxi hóa là kỹ thuật ôxi hóa khô và kỹ thuật ôxi hóa ướt. Thông thường, độ dày lớp ôxít biến đổi từ 150 Angstrom (1 Angstrom=10- 10 m) to 10000 Angstrom cho trường ôxít (tạo cách ly điện giữa các phần tử trong mạch bán dẫn). Sự ôxi hóa xảy ra ở nhiệt độ từ 700 đến 1100 oC, độ dày lớp ôxít tỉ lệ thuận với nhiết độ sử dụng cho quá trình oxi hóa. 3.1.2 Khuếch tán (Diffusion) Bước cơ bản thứ hai là khuếch tán. Khuếch tán trong vật liệu bán dẫn là sự di chuyển của nguyên tử tạp chất ở bề mặt của vật liệu vào trong mạng tinh thể của vật liệu, tạo nên các vùng bán dẫn có loại hạt dẫn và nồng độ hạt dẫn mong muốn. Khuếch tán xảy ra ở dải nhiệt độ 800-1400 oC. Profile mật độ tạp chất trong bán dẫn là hàm của mật độ tạp chất trên bề mặt bán dẫn và thời gian chất bán dẫn được đặt trong môi trường nhiệt độ cao. Có hai cơ chế khuếch tán cơ bản, chúng được phân biệt bởi nồng độ của tạp chất ở bề mặt của chất bán dẫn. Một loại khuếch tán giả sử rằng có một nguồn vô hạn tạp chất ở bề mặt (N0 cm-3) trong toàn bộ thời gian tạp chất được cho phép khuếch tán. Profile tạp chất cho nguồn tạp chất vô hạn như một hàm của thời gian khuếch tán được cho ở hình 3.1-3(a). Loại khuếch tán thứ hai giả sử rằng có một nguồn hữu hạn tạp chất ở bề mặt của vật liệu. Ở thời điểm t=0, giá trị này là N0. Tuy nhiên khi thời gian tăng, nồng độ tạp chất ở bề mặt bán dẫn giảm như thể hiện ở hình 3.1-3(b). (Chú ý NB là nồng độ tạp chất trước khuếch tán của bán dẫn) 31 Hình 3.1-3 Profile khuếch tán với (a) nguồn tạp chất vô hạn và (b) nguồn tạp chất hữu hạn 3.1.3 Cấy ion (Ion Implantation) Đây là bước xử lý được sử dụng rộng rãi trong sản xuất các phần tử MOS. Cấy ion là quy trình trong đó các ion của tạp chất được tăng tốc bởi một trường điện tới một vận tốc cao và cư trú trong vật liệu bán dẫn. Độ sâu thâm nhập trung bình của các ion tạp chất biến đổi từ 0,1 tới 0,6 µm, phụ thuộc vào vận tốc và góc tại đó ion đập vào wafer. Quy trình cấy ion làm phá hủy cấu trúc mạng tinh thể của bán dẫn, để lại nhiều ion không tích cực về hoạt động điện. Vì vậy sau khi cấy ion, wafer bán dẫn sẽ trải qua quy trình tôi (annealing) trong đó nhiệt độ của wafer được tăng tới khoảng 800 oC để cho phép các ion di chuyển tới các vị trí tích cực về hoạt động điện trong mạng tinh thể bán dẫn. Cấy ion có thể được sử dụng để thay thế cho quy trình khuếch tán bởi vì mục đích của cả hai quy trình đều là chèn tạp chất vào trong vật liệu bán dẫn. Cấy ion có một số ưu 32 điểm so với khuếch tán nhiệt. Một ưu điểm là điều khiển chính xác nồng độ tạp chất với độ chính xác trong dải ±5%. Vì thế cấy ion được sử dụng để điều chỉnh điện áp ngưỡng của thiết bị MOS hoặc tạo các điện trở chính xác. Ưu điểm thứ hai là cấy ion được thực hiện ở nhiệt độ phòng. Ưu điểm thứ ba là cấy ion có thể cấy qua một lớp mỏng, không yêu cầu làm sạch bề mặt wafer trước khi cấy. Trong khi đó quy trình khuếch tán yêu cầu bề mặt wafer phải sạch, không có lớp ôxít silic (SiO2) hoặc silicon nitride (Si3N4). Cuối cùng, cấy ion cho phép kiểm soát profile của các tạp chất được cấy. 3.1.4 Lắng đọng (Deposition) Quy trình lắng đọng là phương tiện trong đó màng của các vật liệu khác nhau có thể được lắng đọng trên wafer. Những màng này có thể được lắng đọng sử dụng một số kỹ thuật , những kỹ thuật này bao gồm lắng đọng bởi sự bay hơi (evaporation), phún xạ (sputtering) và lắng đọng hơi hóa học (chemical-vapor deposition: CVD). Trong kỹ thuật bay hơi, một vật liệu ở thể rắn được đặt trong chân không và được nung nóng cho đến khi nó bay hơi.Các phân tử bay hơi đập vào wafer có nhiệt độ thấp hơn và ngưng tụ lại thành một màng rắn trên bề mặt wafer. Độ dày của vật liệu lắng đọng được quyết định bởi nhiệt độ và khoảng thời gian sự bay hơi được cho phép xảy ra (thường độ dày là 1µm). Kỹ thuật phún xạ sử dụng các ion điện tích dương để bắn phá cathode, cathode được bao phủ bởi vật liệu cần được lắng đọng. Vật liệu đích hay vật liệu bị bắn phá đánh bật bởi sự truyền động lượng trực tiếp và lắng đọng trên wafer, các wafer được đặt trên anode. Phún xạ thường được thực hiện trong môi trường chân không. Lắng đọng hơi hóa học (CVD) sử dụng một quá trình trong đó một màng được lắng đọng bởi phản ứng hóa học hoặc sự phân ly nhiệt phân ở pha khí, nó xảy ra ở vùng xung quanh wafer. Kỹ thuật CVD được sử dụng để lắng đọng silic đa tinh thể (polysilicon), ôxít silic (SiO2) hoặc nitríc silic (Si3N4). Thông thường lắng đọng hơi hóa học được thực hiện ở áp suất khí quyển, nó cúng có thể được thực hiện ở áp suất thấp hơn để tăng tính khuếch tán. Kỹ thuật này được gọi là lắng đọng hơi hóa học áp suất thấp (low-pressure chemical-vapor deposition: LPCVD). 3.1.5 Ăn mòn (Etching) Ăn mòn là quy trình loại bỏ vật liệu không được bảo vệ khỏi bề mặt wafer. Hai đặc tính quan trọng của quy trình ăn mòn là tính lựa chọn (selectivity) và tính không đẳng hướng (anissotropy). Tính lựa chọn là đặc tính của sự ăn mòn trong đó chỉ lớp mong muốn bị ăn mòn mà không ảnh hưởng tới lớp bảo vệ và lớp ở dưới. Sfilm-mask = tốc độ ăn mòn film / tốc độ ăn mòn mask 33 Tính không đẳng hướng là đặc tính ăn mòn theo một hướng của quy trình ăn mòn. Chất ăn mòn hoàn hảo sẽ ăn mòn chỉ trong một hướng. A = 1- (tốc độ ăn mòn hướng ngang / tốc độ ăn mòn hướng dọc) Thực tế không có tính lựa chọn hoặc tính dị hướng hoàn hảo, như minh hoạ ở hình 3.1- 4 (b). Như minh họa, sự thiếu tính lựa chọn đối với mask được cho bởi độ lớn của a. Thiếu tính lựa chọn đối với lớp ở dưới được cho bởi độ lớn b. Độ lớn của c thể hiện mức độ không đẳng hướng. Các vật liệu thường được ăn mòn bao gồm silic đa tinh thể, ôxít silic nitric silic và nhôm. Hình 3.1-4 (a) Trước quy trình ăn mòn (b) Sau quy trình ăn mòn Có hai kỹ thuật ăn mòn cơ bản là ăn mòn ướt (wet etching) và ăn mòn khô (dry etching). Kỹ thuật ăn mòn ướt sử dụng các hóa chất để loại bỏ vật liệu cần được ăn mòn. Axít hydrofluoric (HF) được sử dụng để ăn mòn ôxít silic; axít phosphoric (H3PO4) được sử dụng để loại bỏ nitric silic (Si3N4); axít nitric (HNO3), axít acetic hoặc hydrofluoic được sử dụng để loại bỏ silíc đa tinh thể (polysilicon); potassium hydroxide được sử dụng để ăn mòn silíc; và hỗn hợp axít phosphoric được sử dụng để ăn mòn kim loại. Ăn mòn khô hoặc ăn mòn plasma sử dụng các khí bị iôn hóa, các khí này được làm cho tích cực hóa học bởi một plasma RF. Ăn mòn khô rất tương tự với 34 phún xạ (sputtering) và thực tế cùng thiết bị có thể được sử dụng. Ăn mòn khô được sử dụng cho công nghệ siêu hiển vi vì nó đạt được profile không đẳng hướng (không cắt dưới). 3.1.6 Quang khắc (Photolithography) Các quy trình chế tạo bán dẫn cơ bản được nói ở trên chỉ được áp dụng tới các phần được lựa chọn của wafer ngoại trừ quy trình ôxi hóa và lắng đọng. Sự lựa chọn các vùng này được thực hiện bằng một quy trình gọi là photolithography. Photolithography là quy trình truyền một bức ảnh từ một photomask hay cơ sở dữ liệu máy tính (computer database) tới một wafer. Các thành phần cơ bản của photolithography là vật liệu cảm quang (photoresist material) và photomask, photomask được sử dụng để loại bỏ một số diện tích của vật liệu cảm quang bằng tia cực tím (ultraviolet), trong khi đó bảo vệ phần còn lại của wafer. Mạch tích hợp bao gồm một số lớp khác nhau chồng lên nhau (lớp kim loại; lớp bán dẫn như silic đa tinh thể, n+, p+,…; và lớp cách điện SiO2,…) để hình thành các thiết bị hoặc phần tử của mạch tích hợp. Mỗi lớp được xác định vật lý như là một tập các dạng hình học (tạo ra mask) Chất cảm quang (photoresist) là một polymer hữu cơ có đặc tính có thể thay đổi khi được chiếu trong ánh sáng cực tím. Chất cảm quang được phân thành chất cảm quang âm (negative photoresist) và chất cảm quang dương (positive photoresist). Chất cảm quang dương được sử dụng để tạo một mặt lạ (mask) ở đó các mẫu (pattern) tồn tại (nơi photomask chắn sáng tia cực tím). Cảm quang âm tạo một mặt lạ nơi các mẫu không tồn tại (nơi mà photomask cho phép tia cực tím đi qua). Bước đầu tiên của quy trình quang khắc là phủ chất cảm quang lên bề mặt được lấy mẫu. Chất cảm quang được phủ lên wafer và wafer được quay với tốc độ vài nghìn vòng/phút để phân tán chất cảm quang đều khắp bề mặt wafer. Độ dày của chất cảm quang chỉ phụ thuộc vào vận tốc quay của wafer. Bước thứ hai là "nướng nhẹ" (soft bake) wafer để hòa tan (drive off) các dung môi (solvent) trong chất cảm quang. Bước tiếp theo là chiếu tia cực tím vào wafer. Sử dụng chất cảm quang dương, những diện tích được chiếu tia cực tím sẽ được loại bỏ bởi dung môi. Ngược lại, nếu chất cảm quang âm được sử dụng thì phần diện tích được chiếu tia cực tím sẽ trở thành trơ với dung môi và phần diện tích còn lại sẽ bị loại bỏ. Quá trình phơi sáng (exposing) rồi loại bỏ có lựa chọn chất cảm quang được gọi là developing. Các wafer sau quá trình developing sẽ được "nướng mạnh" (hard bake) ở nhiệt độ cao hơn chất cảm quang còn lại bắm chặt vào wafer. Phần diện tích có chất cảm quang sẽ được bảo vệ khỏi sự phá hủy của plasma hoặc các axít trong quá trình ăn mòn. Khi chức năng bảo vệ của nó được hoàn thành, chất cảm quang sẽ được loại bỏ bởi plasma hoặc các dung môi khác mà không phá hủy các lớp dưới. Quá trình này được áp dụng cho từng lớp của mạch tích hợp. Hình 3.1-5 thể hiện 35 các bước photolithography cơ bản để xác định dạng hình học lớp silíc đa tinh thể (polysilicon) trong đó sử dụng chất cảm quang dương. Hình 3.1-5 Các bước quang khắc cơ bản trong việc định hình lớp silíc đa tinh thể (a) Phơi sáng (b) Develop (c) Ăn mòn (d) Loại bỏ chất cảm quang 36 Hình 3.1-5 Các bước quang khắc cơ bản trong việc định hình lớp silíc đa tinh thể (tiếp) (a) Phơi sáng (b) Develop (c) Ăn mòn (d) Loại bỏ chất cảm quang Quá trình phơi sáng (exposing) các diện tích được lựa chọn của wafer dưới ánh sáng qua một photomask được gọi là sự in (printing). Có ba loại hệ thống in cơ bản được sử dụng: - In tiếp xúc (contact printing) - In gần (proximity printing) - In chiếu (projecting printing) Phương pháp đơn giản và chính xác nhất là in tiếp xúc. Phương pháp này sử dụng một tấm thủy tinh (glass plate) có kích thước lớn hơn kích thước của wafer và có hình ảnh (image) của mẫu cần thực hiện ở trên bề mặt. Tấm thủy tinh này được gọi là photomask. Hệ thống có độ phân giải cao, năng suất cao (high throughput) và giá thành thấp. Tuy nhiên, do photomask tiếp xúc trực tiếp vào wafer nên photomask bị mài mòn và phải thay thế sau 10-25 lần phơi sáng. Hơn nữa, phương pháp này còn 37 sinh ra các tạp chất và khiếm khuyết không mong muốn. Vì vậy phương pháp in tiếp xúc không được sử dụng trong công nghệ mạch tích hợp VLSI hiện đại. Trong hệ thống in gần (proximity printing), photomask và wafer được đặt rất gần nhau nhưng không tiếp xúc với nhau. Khi khoảng cách giữa photomask và wafer tăng, độ phân giải giảm. Độ phân giải cho phép của phương pháp này là 2µm. Vì vậy hiện nay, phương pháp này cũng không được sử dụng cho công nghệ mạch tích hợp VLSI. Trong phương pháp in chiếu (projection printing), khoảng cách giữa photomask và wafer là khá lớn. Các thấu kính (lens) hoặc gương (mirror) được sử dụng để hội tụ hình ảnh photomask trên bề mặt của wafer. Có hai cách tiếp cận được sử dụng cho projection printing là scanning và step-and-repeat. Hầu hết các hệ thống projection printing sử dụng phhương pháp step-and-repeat. Phương pháp này được áp dụng theo hai cách: có sự thu nhỏ (reduction) và không có sự thu nhỏ (nonreduction). Reduction projection printing sử dụng ảnh tỷ lệ (thường là 5X) trên photomask. Một lợi ích của phương pháp này là các khiếm khuyết giảm theo hệ số tỉ lệ. Các hệ thống nonreduction không có lợi ích này và vì thế gánh nặng được đặt lên các nhà sản xuất photomask để có mật độ khiếm khuyết thấp. Các hệ thống phơi sáng tia điện tử (Electron beam exposure system) thường được sử dụng để tạo photomask cho các hệ thống projection printing bởi vì nó có độ phân giải cao (nhỏ hơn 1 µm). Tuy nhiên các tia điện tử có thể được sử dụng để tạo mẫu cảm quang trực tiếp mà không sử dụng photomask. Ưu điểm của việc sử dụng tia điện tử như là hệ thống phơi sáng là độ chính xác và khả năng thay đổi phần mềm (software). Nhược điểm của hệ thống này là giá thành cao và năng suất thấp. 3.2 Transistor MOS 3.2.1 Cấu trúc vật lý: Cấu trúc của transistor MOS kênh n và kênh p trong công nghệ giếng n (n-well technology) được thể hiện ở hình 3.2-1 MOS kênh p được hình thành với 2 vùng bán dẫn loại p được pha tạp mạnh (kí hiệu là p+) được khuếch tán vào trong vật liệu bán dẫn loại n pha tạp yếu (kí hiệu là n- ) gọi là giếng. Hai vùng p+ được gọi là máng (drain) và nguồn (source) và được tách riêng bởi một khoảng cách L (quy cho độ dài của thiết bị). Ở bề mặt giữa drain và source là điện cực cửa (gate), nó được tách riêng với đế silíc bởi một màng mỏng vật liệu cách điện (ôxít silic SiO2). Tương tự, transistor MOS kênh n được hình thành bởi 2 vùng bán dẫn n+ bên trong đế (subtrate) p-. Nó cũng có cực cửa (gate) trên bề mặt 38 giữa máng và nguồn được tách riêng khỏi đế silíc bởi một vật liệu cách điện mỏng (ôxít silic SiO2). Hình 3.2-1 Cấu trúc vật lý của transistor MOS kênh n và kênh p trong công nghệ giếng n 3.2.2 Nguyên lý hoạt động cơ bản: Hoạt động của transistor kênh n và kênh p về cơ bản là giống nhau, ngoại trừ rằng tất cả các điện áp và cực tính dòng điện của transistor kênh p là ngược lại với transistor kênh n. Vì vậy phần này chỉ trình bày nguyên lý hoạt động của transistor kênh n. Hình 3.2-2 Mặt cắt ngang của transistor kênh n với tất cả các cực được nối đất 39 Hình 3.2-2 thể hiện transistor kênh n với tất cả các cực được nối đất. Ở điều kiện cân bằng, đế p- và source, drain n+ hình thành một chuyển tiếp pn. Vì thế một vùng nghèo (depletion) tồn tại giữa source, drain n+ và đế p-.Vì source và drain được tách riêng bởi 2 chuyển tiếp pn ngược chiều nhau, điện trở giữa source và drain rất lớn (>1012Ω). Gate và đế của transistor MOS hình thành các bản cực của một tụ điện với điện môi là SiO2. Khi một điện thế dương được cấp tới gate, một vùng nghèo được hình thành dưới gate, các lỗ trống (hole) được đẩy ra khỏi giao diện silíc-ôxít silíc (silicon-silicon dioxide interface). Vùng nghèo này bao gồm các ion tĩnh (fixed) có điện tích âm. Mật độ điện tích, ρ , của vùng nghèo được cho bởi: )( ANq −=ρ (3.2.2-1) ( AN là nồng độ tạp chất của đế p-) Áp dụng định luật Gauss, điện trường gây điện tích này là: ∫∫ +−=−== CxqNdxqNdxxE Si A Si A εεε ρ)( (3.2.2-2) trong đó C là một hằng số của tích phân. C được xác định bởi đánh giá )(xE ở cạnh của vùng nghèo ( 0=x ở tiếp giáp Si-SiO2; dxx = ở biên giới của vùng nghèo trong đế). CCqNEE Si A =+ − == 0)0( 0 ε (3.2.2-3) CxqNxE d Si A d + − == ε 0)( (3.2.2-4)
d Si A x qNC ε = (3.2.2-5) Vì vậy: )()( xxqNxE d Si A −= ε (3.2.2-6) Áp dụng mối quan hệ giữa điện thế và điện trường ta có: SF Si dA d Si A xqNdxxxqNd F S φφεεφ φ φ −=−=−−= ∫∫ 2)( 2 (3.2.2-7) hay FS Si dA xqN φφε −=2 2 (3.2.2-8) trong đó Fφ điện thế tĩnh trong điều kiện cân bằng (còn gọi là điện thế Fermi) trong bán dẫn, Sφ là điện thế bề mặt của bán dẫn, và dx là độ dày của vùng nghèo. Đối với bán dẫn loại p, Fφ được cho bởi: )/ln( iAtF nNV−=φ (3.2.2-9) 40 và đối với bán dẫn loại n: )/ln( iDtF nNV=φ (3.2.2-10) Từ phương trình (2.3-8), ta có: 2/1 2    −= A FSSi d qN x φφε (3.2.2-11) Điện tích đứng yên do các ion của chất nhận (acceptor ion) bị "tước đoạt" các lỗ trống linh động được cho bởi: dA xqNQ −= (3.2.2-12) Thay thế dx từ (2.3-11) vào (2.3-12) ta có: FSSiA A FSSi A qNqN qNQ φφεφφε −−=   −−= 22 2/1 (3.2.2-13) Khi điện áp gate đạt tới một giá trị được gọi là điện áp ngưỡng, kí hiệu là TV , đế ở phía dưới gate trở thành đảo, nghĩa là nó thay đổi từ bán dẫn loại p sang bán dẫn loại n. Do đó, một kênh dẫn loại n tồn tại giữa source và drain, cho phép các hạt dẫn chảy. Để đạt được sự đảo này, điện thế bề mặt phải tăng từ giá trị âm ban đầu )( FS φφ = tới 0 )0( =Sφ và tới một giá trị điện thế dương )( FS φφ −= . Giá trị của điện áp gate-source cần thiết để gây ra sự thay đổi trong điện thế bề mặt được định nghĩa là điện áp ngưỡng, TV . Điều kiện này được biết như là sự đảo mạnh. Transistor kênh n trong điều kiện này được minh họa ở hình 3.2-3. Với đế được nối đất (0V), điện tích được lưu trữ trong vùng nghèo giữa kênh dưới gate và đế được cho bởi phương trình (3.2.2-13), trong đó Sφ được thay thế bởi Fφ− để giải thích cho thực tế rằng TGS Vv = . Điện tích 0bQ được viết như sau: FSiAb qNQ φε 220 −−= (3.2.2-14) Nếu điện áp phân cực ngược BSv được đặt vào chuyển tiếp pn, phương trình (3.2.2-14) trở thành: SBFSiAb vqNQ +−−= φε 22 (3.2.2-15) Một biểu thức cho điện áp ngưỡng có thể được phát triển bằng cách chia nó thành một số thành phần. Đầu tiên, số hạng MSφ phải được bao gồm để thể hiện sự khác nhau về chức năng làm việc giữa vật liệu gate và đế silic trong vùng kênh. Số hạng MSφ được cho bởi: )()( gatesubstrate FFMS φφφ −= (3.2.2-16) 41 Hình 3.2-3 Mặt cắt ngang của transistor kênh n với DSv nhỏ và TGS Vv > trong đó VmetalF 6,0)( =φ . Thứ hai, điện áp gate với giá trị [ ])/(2 oxbF CQ−− φ được yêu cầu để thay đổi điện thế bề mặt và bù lại điện tích lớp nghèo bQ . Cuối cùng, luôn có một điện tích dương không mong muốn ssQ có mặt ở mặt phân giới/bề mặt chung giữa ôxít và đế. Điện tích này là do các tạp chất và sự không hoàn hảo ở mặt phân cách và phải được bù bằng một điện áp gate là oxss CQ /− . Vì thế, điện áp ngưỡng của MOS có thể được biểu diễn như sau: )()2( ox ss ox b FMST C Q C QV −+−−+= φφ ox bb ox ss ox b FMS C QQ C Q C Q 002 −−−−−= φφ )22(0 FSBFTT vVV φφγ −−+−+= (3.2.2-17) trong đó ox ss ox b FMST C Q C QV −−−= 00 2φφ (3.2.2-18) tham số γ được gọi là hệ số body-effect ox ASi C Nqε γ 2 = (3.2.2-19) Khi kênh được hình thành giữa drain và source như được minh họa ở hình 3.2-3, một dòng điện drain, Di có thể chảy nếu một điện áp DSv tồn tại qua kênh. Sự phụ thuộc của dòng điện drain vào điện áp của các điện cực của transistor MOS có thể được phát triển bằng sự quan tâm đặc tính của một số gia chiều dài của kênh, kí hiệu là dy trong hình 3.2-3. Giả sử rằng độ rộng của transistor MOS là W và DSv là nhỏ. Điện tích trên một đơn vị diện tích trong kênh, )(yQI có thể được biểu diễn như sau: 42 ])([)( TGSoxI VyvvCyQ −−= (3.2.2-20) Điện trở trong kênh trên một đơn vị chiều dài dy có thể được viết như sau: WyQ dydR In )(µ = (3.2.2-21) trong đó nµ là độ linh động trung bình của các điện tử (electron) trong kênh. Điện áp rơi, tham chiếu so với source, dọc theo kênh trong hướng y là: WyQ dyIdRIydv In D D )()( µ== (3.2.2-22) hay )()( yWdvyQdyI InD µ= (3.2.2-23) Tích phân dọc theo kênh từ 0=y tới Ly = , ta có: (3.2.2-24)
DSv TGS oxn D yvyvVv L WC I 0 2 2 )()()(    −−= µ     −−= 2 )( 2 DS DSTGS oxn vvVv L WCµ (3.2.2-25) Phương trình này đôi khi được gọi là phương trình Sah và đã được sử dụng bởi Shichman và Hodges như một mô hình cho mô phỏng trên máy tính. Phương trình (2.3-25) chỉ có giá trị chỉ khi TGS Vv ≥ và )( TGSDS Vvv −≤ (3.2.2-26) và L lớn hơn giá trị L nhỏ nhất. Hệ số oxnCµ được gọi là tham số hỗ dẫn của transistor (transconductance) ox oxn oxn t CK εµµ ==' (3.2.2-27) Khi điện áp drain tiếp tục tăng, ở một số điểm, hiệu điện áp gate - kênh ở cuối drain sẽ giảm tới giá trị ngưỡng TV (là hiệu điện áp gate – kênh nhỏ nhất cần để cho các hạt dẫn loại n trong kênh tồn tại). Vì thế ở drain, kênh trở thành pinched off, như minh họa ở hình 3.2-4 ∫∫∫ −−== DSDS v TGSoxn v In L D ydvVyvvCWyWdvyQdyI 000 )(])([)()( µµ 43 Hình 3.2-4 Khi DSv tăng cho đến khi TGD Vv < , kênh trở thành pinched off ở drain Hiện tượng pinch – off xảy ra khi TGD Vv . Vì GSDSDG vvv −= nên điều kiện xảy ra pinch – off được viết lại như sau: satDSDS vv −> Trong đó TGSsatDS Vvv −=− Các điện tử đi qua vùng drain pinched – off với vận tốc bão hòa, tương tự như khí dưới áp lực đi qua một cái ống rất nhỏ. Nếu điện áp drain – gate ( DSv ) tăng cao hơn điện áp tới hạn xảy ra pinch-off , mật độ điện tích trong kênh vẫn không đổi, và dòng điện drain không còn tăng theo sự tăng của DSv . Kết quả ta có đặc tuyến như ở hình 3.2-5. Vùng hoạt động với satDSDS vv −> , dòng drain không phụ thuộc vào DSv , được gọi là vùng tích cực (active region). Vùng hoạt động ở đó dòng drain thay đổi theo DSv được gọi là vùng triôt (triode region). Khi các transistor MOS được sử dụng trong các mạch khuếch đại tương tự (analog amplifier), chúng luôn được phân cực trong vùng tích cực. Khi chúng được sử dụng trong các cổng lôgic số, chúng thường hoạt động ở cả hai vùng này. Hình 3.2-5 Đặc tuyến DSD vi − của transistor MOS lí tưởng 44 3.3 Các linh kiện thụ động (Passive component) 3.3.1 Tụ điện (Capacitor) Các tụ điện chất lượng cao thường được yêu cầu khi thiết kế các mạch tích hợp tương tự. Chúng được sử dụng như các tụ bù trong các thiết kế mạch khuếch đại, các thành phần quyết định hệ số khuếch đại trong các mạch khuếch đại điện tích (charge amplifier), các thành phần quyết định dải thông trong các bộ lọc gm/C, thành phần tích trữ điện tích trong các bộ lọc tụ chuyển mạch (switched-capacitor filter) và các bộ chuyển đổi số-tương tự, v.v... Để được sử dụng trong các ứng dụng này, các tụ điện cần có những tính chất sau: - Độ chính xác mattching tốt - Hệ số phụ thuộc điện áp thấp - Tỉ số cao của dung kháng mong muốn trên dung kháng kí sinh - Dung kháng trên một đơn vị diện tích cao - Sự phụ thuộc vào nhiệt độ thấp Công nghệ CMOS tương tự phân biệt với công nghệ CMOS số bởi sự cung cấp các tụ điện thỏa mãn các tiêu chuẩn trên. Đối với các công nghệ analog như vậy, về cơ bản có 3 loại tụ để sử dụng. Một loại tụ MOS, được tạo thành sử dụng môt trong những lớp kết nối (interconnect) sẵn có (lớp kim loại hoặc lớp silic đa tinh thể) ở trên lớp silíc kết tinh được tách riêng bởi một điện môi (lớp ôxít silic SiO2). Hình 3.3-1(a) thể hiện một ví dụ của loại tụ này sử dụng silíc đa tinh thể làm bản cực phía trên. Để có được tụ điện có hệ số phụ thuộc điện áp thấp, bản cực phía dưới của tụ phải được pha tạp mạnh (tương tự như ở drain và source). Dung kháng đạt được khi sử dụng kĩ thuật này tỉ lệ nghịch với độ dày của ôxít gate. Giá trị điển hình đối với công nghệ 0.8µm (công nghệ cho phép chiều dài kênh, L, của transistor MOS nhỏ nhất là 0,8µm) được cho trong bảng 3.3-1. Tụ điện này đạt được một dung kháng cao trên đơn vị diện tích và chất lượng matching tốt, nhưng có một dung kháng kí sinh phụ thuộc điện áp không nhỏ tới đế (substrate). 45 Hình 3.3-1 Các tụ điện MOS (a) Silíc đa tinh thể - ôxít – kênh (b) Silíc đa tinh thể - ôxít – silíc đa tinh thể (c) Tụ MOS tích lũy (Accumulation MOS capacitor) Loại tụ MOS thứ hai được tạo thành bằng sự cung cấp một lớp silíc đa tinh thể (polysilicon) nữa ở trên lớp silíc đa tinh thể cực gate (hai lớp silíc đa tinh thể được tách riêng bởi 1 lớp điện môi). Một ví dụ của tụ điện 2 lớp silíc đa tinh thể được minh họa 46 trong hình 3.3-1(b). Điện môi được tạo thành bởi một lớp ôxít mỏng. Tụ điện này thỏa mãn tất cả các điều kiện ở trên cho ứng dụng analog. Giá trị điển hình của tụ điện loại này trong công nghệ 0.8µm được cho trong bảng 3.3-1. Loại tụ điện thứ ba được minh họa trong hình 3.3-1(c). Tụ điện này được tạo thành bằng cách đặt một giếng loại n phía dưới một transistor kênh n. Nó tương tự như tụ điện ở hình 3.3-1(a) ngoại trừ bản mặt dưới (là giếng loại n) có điện trở suất cao hơn nhiều. Bởi vì thực tế này, nó không được sử dụng trong các mạch, nơi mà hệ số phụ thuộc điện áp thấp là quan trọng. Tụ điện này thường được sử dụng khi một bản của tụ được nối tới đất (hoặc VSS). Nó có tỉ số dung kháng trên đơn vị diện tích rất cao, có thể được matching tốt, và nó có sẵn trong tất cả các công nghệ CMOS bởi vì nó không yêu cầu thêm một bước công nghệ hoặc mask nào khác nữa. Đối với các mạch số, yêu cầu về chất lượng của tụ không cần cao như các mạch tương tự vì thế các tụ có thể tạo thành bởi 2 hay nhiều lớp kết nối (interconnect). Hình 3.3-2 minh họa một số sơ đồ khác nhau để tạo các tụ điện với một, hai hay ba lớp kim loại (metal) 47 Hình 3.3-2 Các cách khác nhau để tạo các tụ điện sử dụng các lớp kết nối có sẵn (a) Cấu trúc các bản cực theo chiều dọc (b) Cấu trúc các bản cực theo chiều ngang Trong hình 3.3-2(a), các tụ điện được tạo thành theo hướng thẳng đứng, sử dụng các lớp ôxít ở giữa làm lớp điện môi của tụ. Tụ điện được tạo thành từ 4 lớp (M3, M2, M1 và Poly) đạt được tỉ số dung kháng mong muốn trên dung kháng kí sinh cao nhất trong khi đó tụ 2 lớp (M2 and M1) đạt được tỉ số này thấp nhất. Khi các công nghệ chuyển hướng về phía giảm độ rộng đường và tốc độ cao hơn, lớp ôxít giữa các đường kim loại (metal) tăng, không gian cho phép giữa các đường kim loại giảm. Đối với các công nghệ như vậy, các tụ điện ngang được tạo thành bởi cùng một lớp có thể hiệu quả hơn các tụ dọc khác lớp. Ví dụ các tụ ngang cùng lớp được minh họa ở hình 3.3-2(b). So sánh với các tụ polysilicon-ôxít-polysilicon, thì những tụ điện này có dung kháng trên đơn vị diện tích và tỉ số dung kháng mong muốn trên dung kháng kí sinh thấp hơn. Độ chính xác matching của các tụ này là 1-2% và hệ số điện áp thấp. Giá trị điển hình của các tụ loại này trong công nghệ 0.8µm được đưa trong bảng 3.3-1.[9] Loại phần tử Dải giá trị Độ chính xác matching Hệ số nhiệt độ Hệ số điện áp Tụ poly/poly 0,8 - 1,0 fF/µm2 0,05% 50 ppm/ oC 50 ppm/V Tụ MOS 2,2 – 2.7 fF/µm2 0,05% 50 ppm/ oC 50 ppm/V Tụ M1 - poly 0,021 – 0,025 fF/µm2 1,5% Tụ M2 – M1 0,021 – 0,025 fF/µm2 1,5% 48 Tụ M3 – M2 0,021 – 0,025 fF/µm2 1,5% Điện trở khuếch tán P+ 80 – 150 Ω/□ 0,4% 1500 ppm/oC 200 ppm/V Điện trở khuếch tán N+ 50 – 80 Ω/□ 0,4% 1500 ppm/oC 200 ppm/V Điện trở poly 20 – 40 Ω/□ 0,4% 1500 ppm/oC 100 ppm/V Điện trở giếng n 1 – 2 kΩ/□ 8000 ppm/oC 10k ppm/V (ppm: percent per million) Bảng 3.3-1 Tóm tắt một số đặc tính của các phần tử thụ động của công nghệ CMOS 0.8µm 3.3.2 Điện trở (Resistor) Các điện trở trong công nghệ CMOS bao gồm điện trở khuếch tán (diffused resistor), điện trở silíc đa tinh thể (polysilicon resistor), điện trở giếng n (hoặc giếng p). Điện trở khuếch tán được tạo thành bằng việc sử dụng vùng khuếch tán source hoặc drain và được thể hiện ở hình 3.3-3(a). Điện trở vuông (sheet resistance) của loại điện trở này trong công nghệ nonsalicided thường trong dải 50-150 Ω/□. Đối với công nghệ salicide, là 5-15 Ω/□. Các điện trở khuếch tán có hệ số phụ thuộc điện áp 100-500 ppm/V (ppm: percent per million) Điện trở silíc đa tinh thể được vẽ trong hình 3.3-3(b). Điện trở này được bao quanh bởi lớp ôxít dày và có điện trở vuông trong dải 30-200 Ω/□, phụ thuộc vào mức độ pha tạp. Điện trở giếng n (n-well) được vẽ trong hình 3.3-3(c), được tạo thành từ dải giếng n, tiếp xúc ở cả hai đầu cuối với vùng khuếch tán n+ ở drain/source. Loại điện trở này có điện trở vuông trong dải 1-10 kΩ/□, và có hệ số phụ thuộc điện áp cao. Trong các trường hợp không yêu cầu độ chính xác cao như sử dụng làm điện trở kéo (pull-up resistor) hoặc điện trở bảo vệ (protection resistor), cấu trúc này rất hữu ích. 49 Hình 3.3-3 Các điện trở (a) điện trở khuếch tán (b) điện trở silíc đa tinh thể (c) điện trở giếng n 3.4 Layout mạch tích hợp Layout [2,9] là quá trình xác định dạng hình học của các mask được yêu cầu trong quá trình chế tạo mạch tích hợp. Quá trình này được thực hiện trên máy tính với một chương trình CAD (computer-aid-design). Một mạch điện được xác định và thực hiện chức năng một cách đúng đắn ở mức sơ đồ (schematic) (được xác nhận bằng mô 50 phỏng), nếu không được layout tốt có thể không thực hiện chức năng như mong muốn khi nó được chế tạo thực tế. Khi một người thiết kế làm việc xuyên suốt quá trình thiết kế một mạch, người đó phải quan tâm tất cả các mặt mà layout có thể có ảnh hưởng đến hoạt động của mạch trong đó vấn đề matching các phần tử của mạch tích hợp hoặc các thành phần kí sinh phải được quan tâm chú ý. 3.4.1 Vấn đề matching: Khi các phần tử tích hợp được chế tạo trong đó sử dụng kỹ thuật lithography, nhiều hiệu ứng hai chiều (two-dimensional effect) khác nhau có thể làm cho các kích thước hiệu dụng của các phần tử đó khác với các kích thước của các mask layout. Một số ví dụ về các hiệu ứng [6] này được minh họa ở hình 3.4-1 Hình 3.4-1 Một số hiệu ứng hai chiều làm cho các kích thước của các phần tử của vi mạch khác với các kích thước của các mask layout Hình 3.4-1(a) thể hiện diện tích giếng hiệu dụng sẽ lớn hơn mask của nó như thế nào do khuếch tán bên (lateral diffusion) xảy ra không chỉ trong quá trình cấy ion, mà cả trong các bước công nghệ sử dụng ở nhiệt độ cao tiếp theo quá trình cấy ion, như là quá trình tôi (annealing) chẳng hạn. Một hiệu ứng khác, được gọi là overetching (ăn 51 mòn quá), xảy ra khi các lớp như là silic đa tinh thể (polysilicon) hoặc kim loại (metal), đang được ăn mòn. Hình 3.4-1(b) thể hiện ví dụ về overetching xảy ra dưới lớp SiO2 có chức năng bảo vệ ở các cạnh của lớp silíc đa tinh thể và làm cho lớp silíc đa tinh thể nhỏ hơn mask layout tương ứng. Hiệu ứng thứ ba được thể hiện ở hình 3.4- 1(c), ở đây độ rộng của transistor kênh n được xác định bởi độ rộng của vùng tích cực (active region) và độ rộng này được xác định bởi lớp field-oxide (lớp điện môi SiO2 cách ly các phần tử của vi mạch). Mô cấy p+ dưới lớp field oxide này làm cho mức độ pha tạp hiệu dụng của đế ở các cạnh của transistor lớn hơn ở các vị trí khác. Sự tăng mức độ pha tạp này làm tăng điện áp ngưỡng ở các cạnh của transistor và vì thế làm giảm mật độ điện tích kênh ở các cạnh của transistor. Kết quả là độ rộng hiệu dụng của transistor nhỏ hơn độ rộng được vẽ trên mask layout. Chất lượng (performance) matching của hai hay nhiều phần tử rất quan trọng đối với hoạt động của toàn bộ mạch điện. Quy tắc để tạo hai phần tử tương đương về mặt điện đơn giản là vẽ chúng như các đơn vị đồng nhất (identical unit). Đây là nguyên lý matching đơn vị (unit-matching). Để nói rằng hai phần tử là đồng nhất, có nghĩa rằng cả hai phần tử và những phần bao quanh chúng cũng phải đồng nhất. Khái niệm này có thể được giải thích như sau. Hình 3.4-2 Minh họa đối tượng A và đối tượng B được matching như thế nào với sự có mặt của đối tượng C 52 Xét hai hình vuông A và B được minh họa trong hình 3.4-2(a). Trong ví dụ này, những đối tượng này có thể là những miếng kim loại mong muốn sau quá trình lắng đọng (deposition) và ăn mòn (etching). Chúng có hình dạng đồng nhất về diện tích và chu vi như được vẽ. Tuy nhiên vùng bao quanh chúng được nhìn bởi A và B là khác nhau do sự có mặt của đối tượng C. Sự có mặt của đối tượng C gần hơn tới đối tượng B có thể làm đối tượng B thay đổi khác đối tượng A. Cách giải quyết cho vấn đề này là ép buộc khu vực bao quanh của cả hai đối tượng hình học A và B là giống nhau. Điều này có thể không bao giờ đạt được một cách hoàn hảo, tuy nhiên chất lượng matching được cải thiện bởi ít nhất nó làm cho vùng bao quanh ngay sát các đối tượng đồng nhất như minh họa ở hình 3.4-2(b). Nguyên lý matching này có thể áp dụng cho nhiều loại phần tử khác nhau (transistor, tụ điện, điện trở). Khi mong muốn matching các phần tử có kích thước khác nhau, matching tối ưu đạt được khi cả hai đối tượng hình học được tạo nên từ số nguyên lần của đơn vị với tất cả các đơn vị được thiết kế áp dụng nguyên lý matching đơn vị. Khi nhiều đơn vị được matching sử dụng nguyên lý matching đơn vị, một vấn đề khác nảy sinh. Giả sử rằng là có một vài građien có thể làm cho các đối tượng nhỏ hơn dọc theo một số hướng như minh họa trong hình 3.4-3(a). Bằng thiết kế, phần tử A bằng hai lần kích cỡ đơn vị phần tử B và được chia thành các đơn vị A1 và A2. Tuy nhiên do građien, phần tử A nhỏ hơn hai lần kích cỡ phần tử B. Nếu građien là tuyến tính, tình huống này có thể được giải quyết bằng việc áp dụng nguyên lý layout common-centroid (chung tâm đối xứng). Như được minh họa trong hình 3.4- 3(b), phần tử B được đặt ở trung tâm giữa đơn vị A1, A2. Bây giờ bất kỳ građien tuyến tính sẽ làm cho A1 thay đổi một lượng bằng và ngược với A2 sao cho giá trị trung bình của chúng vẫn còn không đổi so với B. Điều này dễ dàng phân tích như sau: Građien tuyến tính được miêu tả bởi phương trình: bmxy += (3.4-1) Ta có: bmxA += 11 (3.4-2) bmxA += 22 (3.4-3) bmxB += 3 (3.4-4) bmx bxxm B AA + ++ = + 3 2121 2)( (3.4-5) Đối với hình 3.4-3(a), tỉ số này không thể bằng 2 bởi vì 2 21 3 xx x + ≠ Tuy nhiên đối với trường hợp được minh họa trong hình 3.4-3(b), thật dễ dàng chứng minh rằng 2 21 3 xx x + = nếu 21 xx − và 32 xx − bằng nhau. 53 Hình 3.4-3 Các phần tử được đặt trong sự có mặt của một građien (a) Layout không chung tâm đối xứng (b) Layout chung tâm đối xứng Các nguyên lý matching được miêu tả cho đến bây giờ nên được áp dụng cho các tụ điện khi mong muốn matching chúng. Hơn nữa, có các quy tắc khác cũng nên được áp dụng khi xử lý các tụ điện. Khi layout một tụ điện, giá trị tụ nên được xác định bởi chỉ một bản cực để giảm khả năng thay đổi. Xem xét các tụ điện được vẽ trong hình 3.4- 4. Trong hình này, các đường sức điện trường được minh họa để chỉ báo rằng dung kháng giữa hai bản của tụ là do trường area và trường fringe (mép). Trong hình 3.4- 4(a) tổng dung kháng giữa hai bản cực của tụ sẽ thay đổi nếu các cạnh của bản cực trên được chỉ báo bởi điểm A và A' di chuyển hoặc nếu các cạnh của bản cực dưới được chỉ báo bới điểm B và B' di chuyển. Ngược lại, giá trị của tụ được minh họa trong 3.18(b) chỉ nhạy cảm chỉ với sự thay đổi ở cạnh của mặt trên. Thậm chí nếu mặt trên dịch chuyển sang bên trái hoặc sang bên phải bởi môt lượng nhỏ thì dung kháng của tụ thay đổi rất ít. Tụ điện ở hình 3.4-4(a) nhạy cảm với sự di chuyển của cả hai bản cực và vì thế sẽ biến đổi nhiều hơn do sự biến đổi (variation) của công nghệ hơn tụ ở hình 3.4-4(b). 54 Hình 3.4-4 Tụ điện ở (a) sẽ thay đổi giá trị khi các bản cực di chuyển. Tụ điện ở (b) ít nhạy cảm với sự di chuyển của các bản cực Các đường điện trường được minh họa trong hình 3.4-4 để nói rằng tổng dung kháng giữa hai bản cực của tụ điện là do thành phần diện tích (tụ điện bản cực song song cổ điển) và một thành phần vành đai (perimeter) (dung kháng ở mép tụ ). Dung kháng của hai tụ được biểu diển như sau: PA CCC 111 += (3.4-6) PA CCC 222 += (3.4-7) trong đó XAC là dung kháng diện tích (dung kháng bản cực song song) XPC là dung kháng ngoại vi (peripheral capacitance hoặc fringe capacitance) Tỉ số dung kháng của hai tụ điện bằng: )/1( )/1( 111 222 11 22 1 2 APA APA PA PA CCC CCC CC CC C C + + = + + = (3.4-8) Nếu APAP CCCC 2211 // = thì 12 / CC được xác định bởi tỉ số diện tích của hai tụ. Vì thế, các phương trình cho thấy là việc duy trì một tỉ số diện tích trên chu vi loại bỏ dộ nhạy matching do chu vi (vùng rìa của tụ). Thật là không ngạc nhiên rằng tỉ số diện tích trên chu vi không đổi đạt được khi nguyên lý matching đơn vị được áp dụng. Tại điểm này, một câu hỏi đặt ra là dạng hình học nào tốt nhất để duy trì tỉ số diện tích trên chu vi không đổi: hình vuông, hình chữ nhật, hình tròn,… Từ phương trình (3.4-8) thì thấy thật rõ ràng rằng tổi thiểu tỉ số chu vi trên diện tích là một lợi ích. Thật dễ dàng để chứng minh rằng hình tròn đạt được chu vi bé nhất đối với một diện tích cho trước và vì thế nó là sự lựa chọn tốt nhất để tối thiểu ảnh hưởng chu vi. Hơn nữa, một hình tròn không có các góc (các góc trải qua nhiều variation hơn các cạnh). Vì nhiều lí do khác nhau không liên quan đến công nghệ, các hình tròn không thể được sử dụng. Vì thế hình đa giác được sử dụng cho layout các tụ như minh họa ở hình 3.4-5 55 Hình 3.4-5 Minh họa layout tụ điện sử dụng đa giác để xấp xỉ một hình tròn để tối thiểu tỉ số chu vi trên diện tích Một kỹ thuật layout tụ điện hữu ích khác sủ dụng đường Yiannoulos. Phương pháp này sử dụng một cấu trúc ống xoắn (serpentine structure), cấu trúc có thể duy trì một tỉ số diện tích trên chu vi không đổi. Vẻ đẹp của kỹ thuật này ở chỗ bạn không bị giới hạn tới một tỉ số nguyên của các tụ như trong trường hợp khi sử dụng nguyên lý matching đơn vị. Một ví dụ của kĩ thuật layout này được đưa trong hình 3.4-6. Hình 3.4-6 Kỹ thuật đường Yiannoulos để matching các tụ điện có tỉ số không là số nguyên 56 3.4.2 Layout transistor MOS: Hình 3.4-7 minh họa layout của một transistor MOS. Các thông số kích thước quan trọng là độ rộng (W), chiều dài (L) của transistor, diện tích và chu vi của drain và source nữa. Tỉ số W/L là thành phần kích thước chủ yếu chi phối sự dẫn điện của transistor, diện tích và chu vi của drain và source xác định dung kháng của drain và source. Hình 3.4-7 Ví dụ layout một transistor MOS Khi mong muốn matching các transistor, nguyên lý matching đơn vị (unit-matching) và phương pháp common-centriod nên được áp dụng. Khi các nguyên lý matching và phương pháp common-centriod đã được áp dụng, một câu hỏi nảy sinh là liệu hướng của drain hoặc source của các transistor nên đối xứng gương hay có hướng giống nhau. Trong hình 3.4-8(a), các transistor được layout theo kiểu đối xứng gương, còn ở hình 3.4-8(b) các transistor được layout theo hướng đồng nhất, hoặc PLI (photolithographic invariance). Phương pháp layout PLI tốt hơn phương pháp layout đối xứng gương vì nó cho phép hai GSC được matching và hai GDC được matching với nhau. Để đạt được 57 cả layout common-centriod và PLI, các transistor được tách thành bốn đơn vị và được layout theo hình 3.4-8(c) Hình 3.4-8 Ví dụ layout transistor MOS (a) đối xứng gương (b) PLI (c) hai transistor chia sẻ một source chung và được layout để đạt được cả PLI và common-centriod (d) Layout thu gọn của (c) 58 3.4.3 Layout điện trở: Hình 3.4-9(a) thể hiện layout của một điện trở. Nhìn từ trên xuống nói chung rằng thành phần điện trở có thể biểu diễn hoặc diffusion (diện tích active) hoặc silíc đa tinh thể. Một điện trở giếng được vẽ ở hình 3.4-9(b). Hình 3.4-9 Ví dụ layout (a) điện trở khuếch tán hoặc điện trở silíc đa tinh thể và (b) điện trở giếng Trở kháng của điện trở được tính theo biểu thức sau: A LR ρ= 59 Trong đó: ρ là điện trở suất của điện trở, có đơn vị là cm.Ω L là chiều dài của điện trở A là diện tích của mặt phẳng vuông góc với hướng chảy của dòng điện TWA =
WT LR ρ= Hình 3.4-10 Dòng điện trong thanh dẫn điện T,ρ thường có giá trị cố định đối với một công nghệ và loại vật liệu, và chúng được nhóm với nhau tạo thành một số hạng mới Sρ , được gọi là điện trớ suất vuông (sheet resistivity), với đơn vị là Ω/□ (Ohms per square). Và như vậy, biểu thức trở kháng của điện trở trở thành: W LR Sρ= 3.4.4 Layout tụ điện: Các tụ điện có thể được tạo ra bằng nhiều cách khác nhau, phụ thuộc vào công nghệ và cả ứng dụng cụ thể. Chỉ có hai loại tụ điện được trình bày ở đây. Layout tụ điện 2 lớp silíc đa tinh thể được minh họa ở hình 3.4-11(a). Chú ý rằng đường ranh giới lớp silíc đa tinh thể thứ hai rơi hoàn toàn vào trong đường ranh giới của lớp silíc đa tinh thể đầu tiên (polysilicon gate) và contact bản cực trên được làm nằm giữa trung tâm của hình học silíc đa tinh thể thứ hai. Kĩ thuật này giảm thiểu dung kháng kí sinh bản cực trên, dung kháng kí sinh này làm xấu nếu lớp silíc đa tinh thể phía trên có, thay vì, được đi theo một đường bên ngoài đường ranh giới của gate silíc đa tinh thể và làm contact tới lớp kim loại (metal) ở một nơi khác. 60 Các công nghệ thuần túy số, nói chung không cung cấp các tụ điện 2 lớp silíc đa tinh thể. Vì thế, các tụ có độ chính xác cao nói chung được làm sử dụng nhiều lớp kim loại (metal). Nếu chỉ một lớp kim loại tồn tại, một tụ kim loại-silíc đa tinh thể có thể được tạo ra. Đối với các công nghệ nhiều lớp kim loại, lớp silíc đa tinh thể có thể vẫn còn được sử dụng như một trong các lớp của tụ điện. Một vấn đề khi sử dụng lớp silíc đa tinh thể như một lớp của tụ trong trường hợp này là dung kháng giữa lớp silíc đa tinh thể và đế (substrate) có thể đại diện cho một dung kháng kí sinh đáng kể so sánh được với tụ điện mong muốn. Nếu dung kháng kí sinh này từ việc sử dụng lớp silíc đa tinh thể không là một vấn đề, dung kháng trên đơn vị diện tích lớn hơn có thể đạt được với loại tụ điện này. 61 Hình 3.4-11 Ví dụ layout của (a) tụ điện 2 lớp silíc đa tinh thể (b) tụ điện 3 lớp kim loại Một ví dụ về tụ điện 3 lớp kim loại được minh họa ở hình 3.4-11(b). Trong layout này, bản cực trên của tụ là lớp kim loại thứ hai (metal 2). Bản cực dưới được tạo thành từ lớp kim loại thứ nhất (metal 1) và thứ ba (metal 3). Giá trị của các tụ mạch tích hợp được xấp xỉ bằng biểu thức: ox ox t AC ε= Trong đó oxε là hằng số điện môi của ôxít silíc (SiO2), lớp điện môi của tụ, (xấp xỉ 3,45x10-15 pF/µm), oxt là độ dày lớp ôxít và A là diện tích của tụ. Như vậy giá trị của tụ phụ thuộc vào diện tích A và độ dày lớp ôxít oxt . Hơn nữa, có một dung kháng ven rìa (fringe), dung kháng này là hàm của chu vi của tụ. Vì thế, các lỗi trong độ chính xác tỉ số của hai tụ là kết quả từ một lỗi trong hoặc tỉ số diện tích hoặc độ dày lớp ôxít. Nếu lỗi được gây ra bởi một biến đổi tuyến tính đồng nhất (uniform linear variation) trong độ dày lớp ôxít, thì phương pháp layout common-centriod có thể được sử dụng để loại bỏ các ảnh hưởng của nó. Các lỗi liên quan đến diện tích là kết quả từ thực tể là không thể xác định chính xác kích thước của tụ trên mạch tích hợp. Điều này là do có một dung sai gắn liền với quá trình tạo mask, sự ăn mòn không đồng nhất vật liệu tạo nên các bản cực của tụ, và những giới hạn khác. 62 Chương 4 - MÔ HÌNH THIẾT BỊ MOS 4.1 Mô hình tín hiệu lớn (Large-Signal Modelling) Phần này trình bày mô hình tín hiệu lớn [6,8,9,10] của transistor kênh n với cực tính dương của các điện áp và dòng điện được thể hiện ở hình 4.1-1(a). Mô hình của transistor kênh n có thể được áp dụng cho transistor kênh p với tất cả điện áp và dòng điện được nhân với -1 và giá trị tuyệt đối của điện áp ngưỡng của transistor kênh p được sử dụng (điện áp ngưỡng của MOS kênh n có giá trị dương, còn của MOS kênh p có giá trị âm). Cực tính dương của các điện áp và dòng điên của MOS kênh p được thể hiện ở hình 4.1-1(b) Hình 4.1-1 Quy ước dấu dương cho transistor MOS (a) kênh n và (b) kênh p Như trình bày trong phần 3.2, phương trình dòng DI trong vùng triốt của transistor MOS được cho bởi:     −−= 2 )( 2 0 DS DSTGS ox D VVVV L WC I µ (4.1-1) Trong đó: - 0µ là độ linh động bề mặt của điện tử đối với MOS kênh n hoặc của lỗ trống đối với MOS kênh p [cm2/V-s] - ox ox ox t C ε= là dung kháng trên đơn vị diện tích của ôxít cực gate [F/cm2] - W là độ rộng kênh hiệu dụng - L là chiều dài kênh hiệu dụng Điện áp ngưỡng TV được cho bởi phương trình (3.2.2-17): )22(0 FSBFTT vVV φφγ −++= 63 ox FSUBSi FFBSBTT C Nq VvVV φεφ 222)0(0 ++=== γ là hệ số body-effect (V1/2), ox SUBSi C Nqε γ 2 = Fφ là điện thế bề mặt đảo mạnh (strong inversion surface potential) (V)    = i SUB F n N q kT lnφ FBV là điện áp dải phẳng (flatband voltage) (V) ox ss MSFB C QV −= φ FMS φφ = (substrate) - Fφ (gate) Fφ (substrate)=    − i SUB n N q kT ln [kênh n với đế p-] Fφ (gate)=    − i GATE n N q kT ln [kênh n với gate silíc đa tinh thể n+] ssQ là điện tích ôxít (oxide-charge), ssss qNQ = k là hằng số Boltzmann, KJxk /10381,1 23−= T là nhiệt độ (K) in là nồng độ hạt dẫn riêng (intrinsic carrier concentration), 3101045,1 −= cmxni Ở trong vùng triốt, khi điện áp DSV tăng, dòng DI tăng. Tuy nhiên dòng DI tăng cho đến khi TGSDS VVV −= thì kênh trở thành pinch-off, dòng DI không tăng nữa, MOS chuyển sang hoạt động ở vùng tích cực (active region). Biểu thức của DI trong vùng này là 20 )( 2 TGS ox D VVL WC I −= µ (4.1-2) Như phương trình (4.1-2) chỉ ra dòng DI không phụ thuộc vào DSV khi transistor hoạt động trong vùng tích cực. Nhưng thực tế, điều này không đúng. Khi điện áp drain tăng, chiều dài kênh bị giảm đi, kết quả là dòng drain tăng lên. Hiện tượng này được gọi là điều biến chiều dài kênh (channel length modulation). Biểu thức của DI bao gồm hiện tượng này được cho bởi phương trình sau: )1()( 2 20 DSTGS ox D VVVL WC I λµ +−= (4.1-3) 64 trong đó λ là hằng số trở kháng ra (output impedance constant) (có đơn vị là V-1), giá trị tham số này thường được xác định từ thực nghiệm. λ tỉ lệ nghịch với chiều dài hiệu dụng và mức độ pha tạp của kênh. Giá trị điển hình của λ nằm trong dải 0,05-0,005 V- 1 . Hình 4.1-2 thể hiện đặc tuyến ra của transistor MOS kênh n [8]. Transistor hoạt động ở vùng pinc