Kiến trúc máy tính - Chương V: Hệ thống bộ nhớ

Hà nội, 17 December 2009 HỌC VIỆN CÔNG NGHỆ BƯU CHÍNH VIỄN THÔNG Posts and Telecommunications Institute of Technology KIẾN TRÚC MÁY TÍNH Chương V: Hệ thống bộ nhớ Giảng viên: TS. Nguyễn Quý Sỹ Email: synq@ptit.edu.vn Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông • Giới thiệu • Bảng mạch và mô đun nhớ • RAM tĩnh và RAM động • Hệ thống bộ nhớ hai mức • Bộ nhớ Cache • Bộ nhớ ảo • Bộ nhớ là một phân hệ của máy tính Nội dung Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 1. Giới thiệu 2. Bảng mạch và mô đun nhớ 3. RAM tĩnh và RAM động 4. Phân loại ROM 5. Hoạt động của bộ nhớ 6. Hệ thống bộ nhớ phân cấp – Bộ nhớ Cache – Bộ nhớ ảo 7. Ngăn xếp và thủ tục, chương trình con Nội dung (Chỉnh lại) Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông • Cho đến nay, chúng ta coi bộ nhớ là một mảng các từ bị giới hạn về kích thước chỉ vì số lượng các bit địa chỉ. Life is seldom so easy... • Các vấn đề nảy sinh: – Chi phí – Tốc độ – Kích thước – Tiêu thụ năng lượng – Tính không ổn định – etc. • Bạn nghĩ có những vấn đề gì khác sẽ ảnh hưởng tới thiết kế bộ nhớ? 1. Giới thiệu Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông • Các phần tử bộ nhớ: – Các ô bộ nhớ RAM và các mảng ô – RAM tĩnh-đắt hơn nhưng ít phức tạp hơn – Bộ giải mã cây và giải mã ma trận-cần cho các chip RAM lớn – RAM động-rẻ hơn nhưng cần làm tươi • Tổ chức chip • Định thời • Sản phẩm RAM thương mại SDRAM và DDR RAM – ROM–Bộ nhớ chỉ đọc • Bảng mạch nhớ – Các mảng chip đưa ra nhiều địa chỉ hơn và/hoặc từ rộng hơn – Các mảng chip 2-D và 3-D • Các mô dun bộ nhớ – Các hệ thống lớn có thể có lợi nhờ chia phần bộ nhớ để • Tách riêng truy cập bởi các phần tử hệ thống • Truy cập nhanh tới nhiều từ 1. Giới thiệu (t)-Vấn đề liên quan Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông • Hệ thống phân cấp bộ nhớ: Từ nhanh và đắt tới chậm và rẻ – Ví dụ: Thanh ghi->Cache–>bộ nhớ chính->Đĩa – Trước hết, chỉ xem xét hai mức lân cận trong hệ thống phân cấp – Cache: Tốc độ cao và đắt tiền • Các dạng: ánh xạ trực tiếp, kết hợp, kết hợp tập hợp – Bộ nhớ ảo-làm cho phân cấp trong suốt • Chuyển đổi địa chỉ từ địa chỉ logic của CPU thành địa chỉ vật lý, chỗ mà dữ liệu thực sự được lưu vào • Quản lý bộ nhớ-chuyển thông tin đi và về như thế nào • Đa lập trình-Cái gì phải làm trong khi chúng ta chờ • TLB giúp về tốc độ xử lý chuyển đổi địa chỉ – Cơ sở cho thành công của các ký thuật cache và bộ nhớ ảo (Sẽ bàn tới vị trí thời gian và không gian). 1. Giới thiệu (t)-Vấn đề liên quan (t) Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông • Trình tự các sự kiện: – Đọc: • CPU nạp MAR, phát ra Read, và REQUEST • Bộ nhớ chính phát các từ tới MDR • Bộ nhớ chính xác nhận COMPLETE. – Ghi: • CPU nạp MAR và MDR, asserts Write, and REQUEST • Giá trị MDR được ghi vào địa chỉ trong MAR. • Bộ nhớ chính xác nhận COMPLETE. 1. Giới thiệu (t) Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông • Các điểm bổ sung: – Nếu b<w, bộ nhớ chính phải chuyển giao w/b b-bit. – Một số CPU cho phép đọc và ghi các kích thước từ <w. – Nếu bộ nhớ đủ nhanh hoặc nếu đáp ứng của nó có thể dự báo được thì – COMPLETE có thể đượcomitted. – Một số hệ thống sử dụng tách riêng các đường R, W, và omit REQUEST. 1. Giới thiệu (t) Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 1. Giới thiệu (t) 232x8220x8220x8Dung lượng bit của bộ nhớ2mxs 232220220Dung lượng từ bộ nhớ, từ có kích thước s2 m 64168Kích thước bus dữ liệub 888Số bit trong đơn vị có thể đánh địa chỉ nhỏ nhấts 32 bit20 bit20 bitSố bit trong 1 địa chỉ bộ nhớ logicm 64bits16bits16bitsKích thước từ của CPUw IBM/Moto.Intel 8086Intel 8088Định nghĩaKý hiệu Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông • Khi các kiểu dữ liệu có một kích thước từ lớn hơn đơn vị nhỏ nhất của bộ nhớ có thể đánh địa chỉ được, nảy sinh vấn đề: – “Phần có trọng số thấp nhất của từ nằm ở địa chỉ thấp nhất (little Endian, little end first) hoặc – – Phần có trọng số cao nhất của từ năm ở địa chỉ thấp nhất (Big Endian, big end first)? • Ví dụ: Số 16 bit Hexa ABCDH, được lưu ở địa chỉ 0: 1. Giới thiệu (t)-Lưu trữ AB CD msb ... lsb AB CD0 1 AB CD 0 1 Little Endian Big Endian Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 1. Giới thiệu (t)-Lưu trữ • Các tham số hoạt động của bộ nhớ: Thông tin thường được vận chuyển và lưu trữ theo khối ở mức cache và ổ đĩa Thời gian để truy cập toàn bộ khối các từ thời gianThời gian truy cập khốitbl = tl + k/b Thời gian để truy cập từ đầu tiên của một trình tự các từ thời gianKhoảng lặngtl Tốc độ truyền từtừ/thời gianBăng thôngb Số lượng từ trên 1 khốiTừKích thước khốik Thời gian từ bắt đầu truy cập tới bắt đầu truy cập tiếp theo thời gianThời gian chu kỳtc Thời gian để truy cập một từ bộ nhớ Thời gianThời gian truy cậpta NghĩaĐơn vịTên gọiKý hiệu Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 1. Giới thiệu (t)-Lưu trữ • Các tham số hoạt động của bộ nhớ: Thông tin thường được vận chuyển và lưu trữ theo khối ở mức cache và ổ đĩa Thời gian để truy cập toàn bộ khối các từ thời gianThời gian truy cập khốitbl = tl + k/b Thời gian để truy cập từ đầu tiên của một trình tự các từ thời gianKhoảng lặngtl Tốc độ truyền từtừ/thời gianBăng thôngb Số lượng từ trên 1 khốiTừKích thước khốik Thời gian từ bắt đầu truy cập tới bắt đầu truy cập tiếp theo thời gianThời gian chu kỳtc Thời gian để truy cập một từ bộ nhớ Thời gianThời gian truy cậpta NghĩaĐơn vịTên gọiKý hiệu Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 1. Giới thiệu (t) • Hệ thống phân cấp bộ nhớ: hoạt động, giá thành $0.01$0.002$.25$10CaoChi phí/MB 1MB/s50MB/s10-4000 Tốc độ CLK hệ thống- 80Mbps Tốc độ CLK hệ thốngBăng thông 4KB4KB16 từ16 từ1 từKích thước khối 10ms-10s10ms10-50ns.4-20ns.4-10nsKhoảng lặng 1TB8GB64MB-2GB8KB-8MB64-1024BDung lượng Trình tựTrực tiếpNgẫu nhiênNgẫu nhiênNgẫu nhiênTruy cập Băng từỔ đĩaBộ nhớchínhCacheThanh ghiPhần tử Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 1. Các ô nhớ 2. Bảng mạch và mô đun nhớ 2. Bảng mạch nhớ và mô đun nhớ Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông • Phần tử nhớ nhỏ nhất • Không xét tới công nghệ, tất cả các ô bộ nhớ RAM phải cung cấp 4 chức năng: Chọn, Dữ liệu vào, Dữ liệu ra và R/W. 2. (t)-Các ô nhớ Select DataIn DataOut R/W º Dữ liệu ra Chọn Dữ liệu vào R/W Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 2. (t)-Một thanh ghi 8 bit là một mảng RAM 1D Toàn bộ thanh ghi được chọn bằng một đường chọn và sử dụng một đường R/W Bus dữ liệu là hai hướng và được đệm (Tại sao?) Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 2. (t)-Mảng ô bộ nhớ 2D 4x8 R/W chung cho tất cả 2-bit địa chỉ Bus dữ liệu được đệm 8-bit hai hướng Bộ giải mã 2-4 đường chọn một trong 4 mảng 8-bit Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 2. (t)-Chip SRAM 16Kx1 Mảng vuông phù hợp với mẫu thiết kế IC Chọn các hàng riêng biệt từ các cột có nghĩa chỉ 256x2=512 phần tử mạch thay cho phần tử mạch CS, Chip Select, cho phép các chips trong các mảng được chọn riêng biệt Chip này yêu cầu 21 chân bao gồm cả nguồn và đất, vì vậy sẽ phù hợp với đóng gói 22 chân Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 2. (t)-Chip SRAM 16Kx4 Có sự khác biệt nhỏ giữa chip này và chip trước, trừ bộ ghép 4, 64- 1 thay vì bộ ghép 1, 256- 1 Chip này yêu cầu 24 chân bao gồm cả nguồn và đất, vì vậy sẽ yêu cầu một đóng gói 24 chân. Kích thước gói và số lượng chân có thể chi phối chi phí chip. Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông • Bộ giải mã hai mức bị giới hạn về kích thước do fan-in cổng. • Hầu hết các công nghệ giới hạn fan-in bằng 8 • Khi các bộ giải mã phải xây dựng với fanin > 8, thì cần tới các mức cổng bổ sung • Các bộ giải mã cây và ma trận là hai cách để thiết kế bộ giải mã với fanin lớn 2. (t)-Chip SRAM 16Kx4 Bộ giải mã 3-8 đường được xây dựng từ các cổng 2 đầu vào Bộ giải mã ma trận 4-16 đường được xây dựng từ các cổng 2 đầu vào. Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông • Nhu cầu bộ nhớ rộng hơn và lớn hơn trên một chip • Các chip có thể được tổ chức thành các mạch – Bảng mạch không thể là các bảng mạch vật lý, có thự nhưng có thể bao gồm các mảng chip có cấu trúc hiện diện trên bảng mạch chính • Một bảng mạch hoặc tập hợp các bảng làm nên trên một mô đun nhớ • Các mô đun nhớ: – Thỏa mãn bộ xử lý–các yêu cầu giao diện bộ nhớ chính – Có thể có khả năng làm tưới DRAM – Có thể mở rộng toàn bộ dung lượng bộ nhớ chính – Có thể đan xen để cung cấp truy cập nhanh hơn các khối từ 2. (t)-Các bảng mạch và các mô đun nhớ Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 2. (t)-Cấu trúc chung của một chip bộ nhớ Address Decoder Memory Ce l l A r ray I/ O Mult ip lexer m Address Chip Select s s Dat a R/ W s s s CS Address R/ W Dat a m s Bus dữ liệu hai hướng Nhiều chip chọn dễ dàng lắp ghép các chip thành các mảng chip. Thường thường do các cổng AND bên ngoài cung cấp Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 2. (t)-Lắp ghép từ từ các chip hẹp hơn CS Address R/ W Dat a CS Address R/ W Dat a CS Address R/ W Dat a Selec t Address R/ W s s s p´s Tất cả các chip có chung CS, R/W, và các đường địa chỉ P chip mở rộng kích thước từ s bit thành p x s bit Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 2. (t)-Tăng số lượng từ lên 2k CS R/ W Dat a Address CS R/ W Dat a Address CS R/ W Dat a Address k t o 2k Decoder m+k m s s s s k Address R/ W K bit địa chỉ bổ sung được sử dụng để chọn một trong 2k chip, mỗi chip có 2m từ Kích thước từ giữ nguyên s bit Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 2. (t)-Ma trận chip sử dụng 2 chip chọn Nhiều đường chọn chip được dùng để thay thế mức cuối cùng của các cổng trong phương thức giải mã ma trận này. Phương thức này làm đơn giản giải mã từ sử dụng bộ giải mã (q+k)-bit sang sử dụng một bộ giải mã q- bit và một bộ giải mã k-bit Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 2. (t)-Mảng DRAM 3-D • CAS được sử dụng để cho phép bộ giải mã đỉnh trong cây giải mã. • Sử dụng một mảng 2-D cho từng bit. Mỗi mảng 2-D trên một bảng riêng Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 2. (t)-Một giao diện mô đun bộ nhớ Phải cung cấp– • Các tín hiệu đọc và ghi (R/W). • Ready: Bộ nhớ sẵn sàng chấp nhận lệnh • Địa chỉ-được gửi kèm với lệnh Read/Write. • Data–gửi kèm với lệnh Write hoặc có thể sử dụng sau Read when Ready được xác nhận • Chọn mô đun–cần khi có nhiều hơn 1 mô đun Memory boards and/ or chips Address regist er Dat a regist er Chip/ board select ion Cont ro l s ig nal generat or w k+m Address Module selec t Read Wr it e Ready Dat a k m w Giao diện Bus Bộ tạo tín hiệu điều khiển: đối với SRAM, chỉ nháy dữ liệu khi đọc, cung cấp Ready khi Read/Write Đối với DRAM–cũng cung cấp CAS, RAS, R/W, ghép địa chỉ, tạo các tín hiệu nạp lại và cung cấp Ready. Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 2. (t)-Mô đun DRAM có điều khiển nạp lại Board and chip select s Address lines RAS CAS R/ W Dat a lines Dynamic RAM Array Address Mult ip lexer Refresh count er Address Regist er 2 m/ 2 m/ 2 m/ 2 m/ 2 Chip/ board select ion k Ref resh clock and cont ro l R e q u e s t G r a n t R e f r e s h Dat a regist er w w Module selec t Read Wr it e Ready Dat a Address k+m Memory t im ing generat or Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 2. (t)-Hai dạng tổ chức mô đun bộ nhớ Các mô đun bộ nhớ được sử dụng để cho phép truy cập tới nhiều hơn 1 từ đồng thời • (a) hỗ trợ lấp đầy một đường cache. • (b) cho phép nhiều quá trình hoặc bộ xử lý truy cập bộ nhớ cùng một lúc (a) (b) Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 2. (t)-Hai dạng tổ chức mô đun bộ nhớ Các mô đun bộ nhớ được sử dụng để cho phép truy cập tới nhiều hơn 1 từ đồng thời • (a) hỗ trợ lấp đầy một đường cache. • (b) cho phép nhiều quá trình hoặc bộ xử lý truy cập bộ nhớ cùng một lúc (a) (b) Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 2. (t)-Định thời các mô đun ghép trên một bus Nếu thời gian để truyền thông tin qua bus, tb, nhỏ hơn thời gian chu kỳ mô đun, tc thì nó có thể ghép thời gian truyền thông tin cho một số mô đun Ví dụ: Lưu một từ của một đường cache trong một mô đun riêng. Word Module No.Địa chỉ bộ nhớ chính Cung cấp các từ thành công theo các mô đun thành công Định thời: Read module 0 Address Writ e module 3 Address & dat a Module 0 Dat a ret urn Module 0 read Module 3 writ e t b t c t b Module 0 Module 3 Bus Với đan xem 2k môđun, và tb < tc/2k thì có thể nhận được tăng 2k về băng thông bộ nhớ, yêu cầu bộ nhớ phải được thực hiện theo kỹ thuật đường ống, DMA thoả mãn yêu cầu này Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông • Ô RAM tĩnh 6 transistor – Một giá trị được đọc nhờ nạp trước các đường bit tới một giá trị bằng ½ giữa 0 và 1. – Nhờ vậy cho phép chốt để điều khiển các đường bit tới giá trị lưu trong chốt 3. RAM tĩnh và RAM động Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 3. (t)-Thời gian ghi RAM tĩnh Thời gian ghi–Thời gian dữ liệu phải được giữ hợp lý để giải mã địa chỉ và lưu trữ giá trị vào các ô bộ nhớ. Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông • Tụ sẽ phóng trong 4-15ms. • Làm tươi tụ điện bằng cách đọc (cảm ứng) giá trị trên đường bit, khuếch đại dữ liệu • Ghi: Đặt giá trị lên đường bit và xác nhận đường từ. • Read: nạp trước đường bit, xác nhận đường từ, cảm ứng giá trị trên đường bit có cảm ứng/khuếch đại • Yêu cầu nạp lại các ô lưu trữ của các chip RAM động làm phức tạp thiết kế hệ thống DRAM 3. (t)-RAM động Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông • Các địa chỉ được ghép-thời gian trên bus địa chỉ thông qua RAS và CAS là các strobes (nhấp nháy) của các hàng và các cột • CAS thường được sử dụng làm chức năng CS • Chú ý: số lượng chân giao tiếp: – Không có ghép địa chỉ: 27 chân cả các chân nguồn. – Có ghép địa chỉ: 17 chân cả các chân nguồn. 3. (t)-RAM động Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 3. (t)-Các chu kỳ đọc và ghi RAM Memory Address RAS Dat a t A CAS t Prechg Row Addr Col Addr t C R/ W t RAS Memory Address RAS Dat a t DHR CAS Prechg Row Addr Col Addr t C W t RAS Thời gian truy cập Thời gian chu kỳ Chú ý: Hoạt động nạp trước đường bit gây ra sự chênh lệch thời gian truy cập và thời gian chu kỳ Dữ liệu giữ từ RAS Đọc DRAM Ghi DRAM Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông • Nạp lại thường thường được hoàn thành bởi một chu kỳ “chỉ RAS”. Địa chỉ hàng được đặt trên các đường địa chỉ và RAS được xác nhận. Toàn bộ hàng đã được nạp lại. CAS không được xác nhận. Việc thiếu các tín hiệu giai đoạn CAS báo hiệu cho chip rằng cần thiết nạp lại một hàng và vì vây không có dữ liệu được đặt trên các đường dữ liệu bên ngoài. • Nhiều chip sử dụng “CAS trước RAS” để báo hiệu nạp lại. Chip có một bộ đếm bên trong, và bất cứ khi nào CAS được xác nhận trước RAS, đó là một tín hiệu để nạp lại hàng mà bộ đếm trỏ tới và để tăng bộ đếm. • Hầu hết các nhà xản xuất RAM đều cung cấp bộ điều khiển DRAM 1-chip với các chức năng nạp lại và các chức năng khác • Chế độ trang, chế độ nibble và chế độ cột tĩnh cho phép truy cập nhanh tới toàn bộ hàng-hàng đã được đọc bằng các chốt cột. • Video RAMS, VRAMS ghi toàn bộ một hàng vào một thanh ghi dịch- nơi có thể đọc ra nhanh, từng bit để hiển thị. 3. (t)-Nạp lại DRAM và truy cập hàng Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 4. ROM 10ms/byte100msNhiều lầnRất đắtEEPROM 1s, khối lớn100msNhiều lầnĐắtFlash EPOM 20 phútNhiều giâyNhiều lầnVừa phảiEPROM N/ANhiều giây Một lần bởi người sử dụng Không đắtPROM N/ANhiều tuần Ở tại nhà máyRất rẻ Lập trình mặt nạ Thời gian xoá Thời gian lập trình Khả năng lập trìnhGiá thànhKiểu ROM Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 4. ROM (t) • 2-D CMOS ROM CHIP Row Decoder Address CS +V 1 0 1 0 Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông • Tách quá trình truy cập bộ nhớ thành các bước: – Đối với tất cả các truy cập: • Phát địa chỉ tới bộ nhớ • Phát thông tin điều khiển tới bộ nhớ(R/W, Request, etc.) • Giải mã địa chỉ bởi bộ nhớ – Để đọc: • Trả dữ liệu từ bộ nhớ • Phát tín hiệu hoàn thành – Để ghi: • Phát dữ liệu tới bộ nhớ (thường đồng thời với địa chỉ) • Lưu trữ dữ liệu thành các ô bộ nhớ • Phát tín hiệu hoàn thành 5. Hoạt động hệ thống bộ nhớ Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 5. Hoạt động hệ thống bộ nhớ (t) Address d eco de Ret urn dat a Command t o memory Address t o memory Write dat a t o memory Complet e Precharge Writ e dat a ta tc (a) St at ic RAM behavior Complete PrechargeRow address & RAS Column address & CAS R/ W Ref resh Complet e Precharge Ret urn dat a Write dat a t o memory ta tc (b) Dynamic RAM behavior Read or Writ e Wr it e Read Read Wr it e Pending ref resh Read or Writ e Read or Writ e Wr it e Read or Writ e Read or Writ e Chu kỳ “Làm tươi ẩn”. Một chu kỳ thường would exclude the pending refresh step. Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông • Các giá trị xấp xỉ cho định thời đọc RAM tĩnh: – Thời gian bật các bộ điều khiển bus địa chỉ: 40 ns. – Truyền bus và lệch bus: 10 ns. – Thời gian giải mã chọn bảng mạch: 20 ns. – Thời gian truyền chọn bảng mạch khác: 30 ns. – Chọn chip: 20ns. • Thời gian truyền để địa chỉ và lệnh tới được chip: 120 ns. – Thời gian truy cập đọc bộ nhớ trên chip: 80 ns – Trễ từ chip tới bus dữ liệu bảng mạch nhớ: 30 ns. – Trễ bộ điều khiển và trễ truyền: 50 ns. • Toàn bộ thời gian truy cập đọc bộ nhớ: 280 ns. • Lời dạy: các chip 70ns chips không nhất thiết phải cung cấp thời gian truy cập 70ns! 5. Hoạt động hệ thống bộ nhớ-Ví dụ Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông • Vị trí về thời gian: Thuộc tính của hầu hết các chương trình mà một vị trí bô nhớ đã cho được tham chiếu đến và có khả năng sẽ được tham chiếu lại sớm. • Vị trí về không gian: Nếu một vị trí bộ nhớ được tham chiếu, các bị trí gần với vịt rí đó có khả năng sẽ được tham chiếu sớm. • Tập làm việc: Tập hợp các vị trí bộ nhớ được tham chiếu trong một chu kỳ thời gian cố định hoặc trong một cửa sổ thời gian. • Chú ý: cả hai vị trí về thời gian và không gian làm việc sao cho các nội dung của tập làm việc thay đổi rất chậm theo thời gian. 6. Hệ thống bộ nhớ phân cấp-Một số định nghĩa Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông • Vị trí về thời gian: Thuộc tính của hầu hết các chương trình mà một vị trí bô nhớ đã cho được tham chiếu đến và có khả năng sẽ được tham chiếu lại sớm. • Vị trí về không gian: Nếu một vị trí bộ nhớ được tham chiếu, các bị trí gần với vịt rí đó có khả năng sẽ được tham chiếu sớm. • Tập làm việc: Tập hợp các vị trí bộ nhớ được tham chiếu trong một chu kỳ thời gian cố định hoặc trong một cửa sổ thời gian. • Chú ý: cả hai vị trí về thời gian và không gian làm việc sao cho các nội dung của tập làm việc thay đổi rất chậm theo thời gian. 6. Hệ thống bộ nhớ phân cấp-Một số định nghĩa CPU Primary level Secondary level• • • • • • Hai mức lân cận trong hệ thống Faster, smaller Slower, larger Định nghĩa các mức sơ cấp và thứ cấp khi xem xét 2 mức lân cận Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông Consider the C for loop: for ((I=0; I<n; I++) A[I] = 0; 6. Hệ thống bộ nhớ phân cấp Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 6. Hệ thống bộ nhớ phân cấp Mức sơ cấp Mức thứ cấp • Trao đổi giữa hai mức bất kỳ là khối (block.) • Các khối có thể khác nhau về kích thước ở các mức khác nhau trong hệ thống. Ví dụ: Kích thước khối Cache ~ 16-64 bytes. Kích thước khối đĩa: ~ 1-4 Kbytes. • Vì tập làm việc thay đổi, các khối được chuyển đi/về qua hệ thống phân cấp thoả mãn yêu cầu truy cập bộ nhớ • Biên dịch: Các địa chỉ sẽ khác nhau phụ thuộc vào mức. Địa chỉ sơ cấp: là địa chỉ của một giá trị trong mức sơ cấp. Địa chỉ thứ cấp: địa chỉ của một giá trị trong mức thứ cấp. Tốc độ giữa các mức được xác định bởi khoảng trống: thời gian truy cập từ đầu tiên, và băng thông, số lượng các từ trên giây được phát giữa các mức Các khoảng trống điển hình: Khoảng trống cache: a few clocks Khoảng trống đĩa: 100,000 clocks Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 6. (t)-Đánh địa chỉ và truy cập hệ thống 2 mức Hệ thống máy tính, HW hoặc SW, phải thực hiện chuyển đổi địa chỉ cần thiết Hai cách để tạo địa chỉ: Segmentation và Paging. Paging is more common. Sometimes the two are used together, one “on top of” the other. More about address translation and paging later... Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 6. (t)-Khuôn dạng địa chỉ sơ cấp Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông • Hit: từ đã được tìm thấy ở mức mà nó được yêu cầu. • Miss: từ không được tìm thấu ở mức mà nó được yêu cầu – (Miss sẽ dẫn tới một yêu cầu đối với khối chứa từ từ mức cao hơn ngay trên trong hệ thống phân cấp) • Tỷ lệ Hit (or hit rate) = h = số lượng Hit/toàn bộ số lượng tham chiếu • Tỷ lệ Miss = 1 - hit ratio • tp = thời gian truy cập bộ nhớ sơ cấp • ts = thời gian truy cập bộ nhớ thứ cấp • Thời gian truy cập: ta = h • tp + (1-h) • ts. • Trang: thường thường là một khối đĩa • Lỗi trang: đồng nghĩa với một Miss • Nhu cầu phân trang: các trang được chuyển từ đĩa lên bộ nhớ chính chỉ khi một từ trong trang được bộ xử lý yêu cầu • Các quyết định đặt và thay thế khối phải được thực hiện mỗi lần một khối được di chuyển. 6. Hệ thống bộ nhớ phân cấp-Đánh giá Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông • Thủ tục chuyển đổi để chuyển đổi từ địa chỉ hệ thống thành địa chỉ sơ cấp • Kích thước khối-hiệu quả chuyển giao khối và tỷ lệ miss sẽ bị ảnh hưởng • Xử lý nhanh của bộ xử lý khi miss-bộ xử lý chờ hoặc xử lý đa chương trình • Đặt mức sơ cấp: trực tiếp, kết hợp hoặc kết hợp tập hợp • Chiến lược thay thế-khối nào sẽ được thay thế khi xảy ra Miss 6. Hệ thống bộ nhớ phân cấp-Các quyết định Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông • Truy cập trực tiếp tới mức thứ cấp-trong chế độ cache, bộ xử lý có thể truy cập trực tiếp bộ nhớ chính khi xảy ra cache miss hay không? • Write through–Bộ xử lý có thể ghi trực tiếp lên bộ nhớ khi xảy ra cache miss hay không? • Read through–Bộ xử lý có thể đọc trực tiếp từ bộ nhớ chính khi xảy ra cache miss vì cache đang được cập nhật hay không? • Read or write bypass–Các miss đọc và ghi không thường xuyên có thể được thoả mãn bằng một truy cập trực tiếp tới bộ nhớ chính mà không có bất kỳ sự dịch chuyển nào hay không? 6. Hệ thống bộ nhớ phân cấp-Các quyết định (t) Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 6.1. Bộ nhớ cache-Chức năng ánh xạ cache Chức năng ánh xạ cache là nhiệm vụ đối với tất cả các vận hành cache: • Chiến lược đặt: Đặt vào đâu một khối trong cache • Chiến lược thay thế: Thay thế khối nào khi có một miss • Chính sách đọc và ghi: Xử lý đọc và ghi như thế nào khi cache miss. Chức năng ánh xạ phải được thực hiện bằng phần cứng (Why?) Ba dạng khác nhau của các chức năng ánh xạ: • Kết hợp • Ánh xạ trực tiếp • Kết hợp tập hợp-khối Ví dụ: 256KB 16words 32MB Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 6.1. Bộ nhớ cache-chuyển đổi trường và địa chỉ bộ nhớ Ví dụ địa chỉ ảo 32 bit do bộ xử lý phát ra 031 32 bits Địa chỉ 32 bit được phân chia thành 2 trường, một trường khối và một trường từ. Trường từ đặc trưng cho offset trong khối được xác định bằng trường khối. Block Number Word 26 6 226 64 word blocks 00 ••• 001001 001011 Ví dụ tham chiếu bộ nhớ cụ thể: từ 11 trong khối 9. Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 6.1. Bộ nhớ cache-Cache ánh xạ kết hợp Mô hình cache ánh xạ kết hợp: khối bất kỳ từ bộ nhớ chính có thể đặt bất kỳ chỗ nào trong cache. Giả thuyết bộ nhớ chính 16 bit. Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 6.1. Bộ nhớ cache-Cache ánh xạ kết hợp Vì khối bất kỳ có thể nằm chỗ bất kỳ trong cache, nên sử dụng bộ nhớ có thể định địa chỉ nội dung hoặc kết hợp. Tất cả các vị trí được tìm đồng thời Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông • Ưu điểm – Linh hoạt nhất: bất kỳ khối MM đều có thể tới chỗ bất kỳ trong cache • Nhược điểm – Bộ nhớ tag lớn. – Cần tìm toàn bộ bộ nhớ tag đồng thời có nghĩa mất nhiều phần cứng • Chính sách thay thế là cả một vấn đề khi cache đầy 6.1. Bộ nhớ cache-Cache ánh xạ kết hợp Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 6.1. Bộ nhớ cache-Cache ánh xạ trực tiếp Ý tưởng: Tất cả các khối MM từ một nhóm nào đó có thể vào chỉ một vị trí trong cache tương ứng với số nhóm Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 6.1. Bộ nhớ cache-hoạt động của cache ánh xạ trực tiếp 1. Giải mã số nhóm của địa chỉ MM để chọn nhóm 2. If Match AND Valid 3. Thì cổng ra là trường tag field 4. So sánh tag cache với tag đến 5. Nếu hit, thì cổng ra là đường cache, 6. và sử dụng trường từ để chọn từ mong muốn Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông • Cache ánh xạ trực tiếp sử dụng ít phần cứng hơn, nhưng hạn chế nhiều hơn ở đặt khối • Nếu 2 khối từ cùng nhóm thường được tham chiếu thì cache sẽ bị “đập” nhiều lần. Nghĩa là mang 2 khối lặp liên tục nhiều lần tranh nhau vào và ra khỏi cache và làm giảm hoạt động. • Chiến lược thay thế khối là không quan trọng Þ Thoả hiệp-cho phép một số khối cache trong từng nhóm: Cache kết hợp tập hợp khối 6.1. Bộ nhớ cache-hoạt động của cache ánh xạ trực tiếp Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 6.1. Bộ nhớ cache-cache kết hợp tập hợp Ví dụ chỉ ra 256 nhóm, Tập hợp 2 khối cho mỗi nhóm. Đôi khi được xem như một cache kết hợp tập hợp 2 đường Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông • Cache trong Intel Pentium 6.1. Bộ nhớ cache-cache kết hợp tập hợp • Pentium thực sự có hai cache riêng biệt, một cho lệnh và một cho dữ liệu. • Pentium phát hành các địa chỉ bộ nhớ 32-bit. • Mỗi cache là cache kết hợp tập hợp 2 đường • Mỗi cache có kích thước 8K=213 byte • 32 = 25 bytes per line. • Như vậy có 64 hoặc 26 byte trên một tập hợp, và do đó 213/26 hoặc 27=128 nhóm • Còn lại 32-5-7 = 20 bit cho trường thẻ: 20 7 5 Tag Set (group) Word 31 0 Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông • Các chính sách đọc và ghi khi cache hit – Write-through–cập nhật cả hai cache và MM mỗi lần ghi. – Write back–chỉ cập nhật cache. Cập nhật MM chỉ khi nào loại bỏ khối. • “Bit bẩn” được thiết lập khi ghi lần đầu tiên để chỉ thị khối phải được ghi lại. • Các chính sách đọc và ghi khi cache miss – Read miss – mang khối vào từ MM • Hoặc chuyển từ mong muốn ngay khi nó được đưa vào • hoặc chờ cho tới khi toàn bộ line được điền đầy, thì lặp lại yêu cầu cache – Write miss • Ghi cấp phát – mang block vào cache, sau đó cập nhật • Ghi không cấp phát – ghi từ tại MM mà không đưa khối vào trong cache. 6.1. Bộ nhớ cache-Các chính sách đọc và ghi cache Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông • Không cần đối với cache ánh xạ trực tiếp • Lâu được sử dụng nhất-Least Recently Used (LRU) – Sử dụng với một bộ đếm. Mỗi lần một khối được truy cập: • Xoá bộ đếm khối được truy cập • Tăng các các bộ đếm với các giá trị nhỏ hơn giá trị của bộ đếm được truy cập • Tất cả các bộ đếm khác không thay đổi – Khi tập hợp đầy, loại bỏ dòng có bộ đếm cao nhất. • Vào trước ra trước (FIFO) -Thay thế khối có thời gian tồn tại lâu nhất • Thay thế ngẫu nhiên – Thay thế khối ở vị trí ngẫu nhiên. – Even random replacement is a fairly effective strategy. 6.1. Bộ nhớ cache-Các chiến lược thay thế khối Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông • Thời gian truy cập gọi về – ta = h • tp + (1-h) • ts đối với các mức sơ cấp và thứ cấp. – Trong đó tp = cache và ts = MM, • ta = h • tC + (1-h) • tM • Định nghĩa S là tăng tốc, S= Twithout/Twith đối với một quá trình đang xét, – Trong đó Twithout là thời gian không có cải thiện cache và Twith là thời gian có cải thiện. • Có một mô hình cho các thời gian truy cập cache và MM và thời gian điền đầy dòng cache, tăng tốc có thể tính toán được ngay khi biết tỷ lệ hit. 6.1. Bộ nhớ cache-Hiệu quả cache Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 6.2. Bộ nhớ ảo Khối quản lý bộ nhớ, MMU có trách nhiệm ánh xạ các địa chỉ logic do CPU phát ra thành các địa chỉ vật lý, các địa chỉ này hiện diện trong bộ nhớ cache và bộ nhớ chính • Địa chỉ hiệu dụng - Một địa chỉ được bộ xử lý tính toán khi thi hành một chương trình. Đồng nghĩa với Địa chỉ logic. • Địa chỉ hiệu dụng thường được sử dụng khi xem xét tới hoạt động bên trong của CPU. ĐỊa chỉ logic thường được sử dụng khi xem xét các địa chỉ bên ngoài CPU • Địa chỉ ảo - Địa chỉ được tạo ra từ địa chỉ logic bởi MMU. • Địa chỉ vật lý - Địa chỉ đã hiện diện trong khối bộ nhớ. (Chú ý: Mọi tham chiếu địa chỉ phải được chuyển đổi CPU Main MemoryCache Disk MMU Logical Address Physical AddressMapping Tables Virtual Address CPU Chip Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông • Được đơn giản hoá. Mỗi khối chương trình có thể được biên dịch thành không gian bộ nhớ riêng của nó, bắt đầu từ địa chỉ 0 và mở rộng hơn dựa trên số lượng bộ nhớ vật lý hiện tại trong hệ thống. – Không cần định vị lại địa chỉ mỗi lần nạp. – Không cần phân đoạn chương trình để cung cấp • Sử dụng hiệu quá chi phí bộ nhớ vật lý. – Bộ nhớ (Đĩa) thứ cấp không đắt có thể thay thế bộ nhớ sơ cấp. (MMU sẽ đưa các phần chương trình của chương trình vào bộ nhớ vật lý khi cần) • Điều khiển truy cập. Vì mỗi tham chiếu bộ nhớ đều được chuyển đổi, nó có thể đồng thời được kiêểmtra đọc, ghi và thi hành các đặc quyền. – Cho phép điều khiển truy cập/an ninh tại các mức cơ sở nhất. – Có thể được sử dụng để tránh các chương trình và những kẻ xâm phạm gây ra thiệt hại cho những người dùng khác hoặc hệ thống khác. • Đây là nguồn gốc của các bản tin “bus error” và “segmentation fault" 6.2. Bộ nhớ ảo-Thuận lợi Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 6.2. Bộ nhớ ảo-Quản lý bộ nhớ bằng phân đoạn • Chú ý: Mỗi địa chỉ ảo của đoạn và ngoài bộ nhớ chính sẽ tạo ra các khoảng trống giữa các đoạn. Đó được gọi là Phân mảnh ngoài Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 6.2. Bộ nhớ ảo-Cơ chế phân đoạn • Tính toán địa chỉ vật lý từ địa chỉ ảo yêu cầu một bổ sung số nguyên cho mỗi tham chiếu bộ nhớ và một so sánh nếu các giới hạn đoạn bị kiểm tra • Q: Làm thế nào, MMU chuyển từ các tham chiếu từ một đoạn tới đoạn khác? Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 6.2. Bộ nhớ ảo-Cơ chế phân đoạn • Ánh xạ giữa các trang bộ nhớ ảo, các trang bộ nhớ vật lý và các trang trong bộ nhớ thứ cấp. Trang n-1 không hiện diện trong bộ nhớ vật lý nhưng có trong bộ nhớ thứ cấp. •MMU quản lý ánh xạ Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 6.2. Bộ nhớ ảo-Quá trình chuyển đổi địa chỉ ảo thành địa chỉ vật lý Một lỗi trang sẽ gây ra 100.000 hoặc nhiều chu kỳ hơn trước khi trang được đưa về từ bộ nhớ thứ cấp tới MM 1 bảng/người sử dụng/khối chương trình Một chuyển đổi/truy cập bộ nhớ Bảng trang rộng hơn Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông • Các bảng trang được ánh xạ trực tiếp bởi vì các trang vật lý được tính toán trực tiếp từ các trang ảo – Nhưng các trang vật lý có thể nằm bất cứ chỗ nào trong bộ nhớ vật lý • Số lượng các bảng trang lớn, bởi vậy phải có một danh mục bảng trang cho mọi trang trong khối chương trình • Một số cách thực hiện phải sử dụng tới các bảng hash thay thế, các bảng này cần có các danh mục chỉ những trang hiện diện thực sự trong bộ nhớ vật lý • Các chiến lược thay thế thường thường là LRU, hoặc ít nhất giao cho một bộ phận hướng dẫn thay thế 6.2. Bộ nhớ ảo-Đặt và thay thế trang Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông • Khái niệm bộ nhớ ảo rất hấp dẫn nhưng dẫn tới cần xem xét: – Phải có một chuyển đổi cho mọi tham chiếu bộ nhớ – Phải có 2 tham chiếu bộ nhớ cho mọi tham chiếu chương trình • Một để gọi ra danh mục bảng trang • Một để gọi ra danh mục cache. Hầu hết các cache được xác định bằng địa chỉ vật lý, vì vậy cho một chuyển đổi địa chỉ ảo thành địa chỉ vật lý trước khi cache được truy cập – Trả lời: một cache nhỏ trong bộ xử lý giữ lại một vài chuyển đổi ảo-vật lý cuối cùng: Bộ đệm nhìn lại chuyển đổi (A Translation Lookaside Buffer-TLB). • TLB không chỉ chứa các chuyển đổi ảo-vật lý mà còn chứa các bit hợp lệ, “bit bẩn” và các bit bảo vệ, vì vậy một thành công (hit) TLB cho phép bộ xử lý truy cập tới bộ nhớ vật lý trực tiếp • TLB thường được thực hiện như là một cache kết hợp hoàn toàn 6.2. Bộ nhớ ảo-Chuyển đổi địa chỉ nhanh: Lấy lại cái đã sử dụng Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 6.2. Bộ nhớ ảo-Cấu trúc và hoạt động của TLB Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông 6.2. Bộ nhớ ảo-Hoạt động của hệ thống phân cấp bộ nhớ Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông • Hệ thống bộ nhớ rất phức tạp và phải thoả mãn cân bằng để đạt được sự kết hợp tốt nhất có thể được – Chỉ có cách thực tế để chọn trong số các lựa chọn là nghiên cứu một tải điển hình trên các hệ thống mô phỏng hoặc hệ thống mẫu – Các truy cập lệnh và dữ liệu thường có các mẫu khác nhau • Có thể tận dụng một cache ở mức đĩa, sử dụng phần cứng đĩa • Lưu lượng giữa MM and đĩa là I/O và DMA (Truy cập bộ nhớ trực tiếp) có thể được sử dụng để đẩy nhanh tốc độ chuyển giao 6.2. Bộ nhớ ảo-Kết nối I/O tới bộ nhớ bằng cache Generated by Foxit PDF Creator © Foxit Software For evaluation only. Hà nội, 17 December 2009 Học viện Công nghệ Bưu chính Viễn thông Kết thúc bài 5 Generated by Foxit PDF Creator © Foxit Software For evaluation only.