Đồ án Thiết kế bộ đánh thức cho mạng cảm biến không dây

TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI VIỆN ĐIỆN TỬ - VIỄN THÔNG ĐỒ ÁN TỐT NGHIỆP ĐẠI HỌC Đề tài: THIẾT KẾ BỘ ĐÁNH THỨC CHO MẠNG CẢM BIẾN KHÔNG DÂY Sinh viên thực hiện : PHẠM VĂN DANH Lớp ĐT8 – K51 Giảng viên hướng dẫn : TS.PHẠM NGUYỄN THANH LOAN Hà nội, 5-2011 TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI VIỆN ĐIỆN TỬ - VIỄN THÔNG ĐỒ ÁN TỐT NGHIỆP ĐẠI HỌC Đề tài: THIẾT KẾ BỘ ĐÁNH THỨC CHO MẠNG CẢM BIẾN KHÔNG DÂY Sinh viên thực hiện : NGUYỄN CÔNG ANH (Khối ED) Lớp ĐT8 - K51 PHẠM VĂN DANH (Khối LNA) Lớp ĐT11 – K51 Giảng viên hướng dẫn : TS.PHẠM NGUYỄN THANH LOAN Cán bộ phản biện : TS.NGUYỄN ĐỨC MINH Hà nội, 5-2011 BỘ GIÁO DỤC VÀ ĐÀO TẠO CỘNG HÒA XÃ HÔI CHỦ NGHĨA VIỆT NAM TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI -------------------------------------------------- Độc lập - Tự do - Hạnh phúc --------------------------------- NHIỆM VỤ ĐỒ ÁN TỐT NGHIỆP Họ và tên sinh viên:PHẠM VĂN DANHSố hiệu sinh viên: 20060479 Khoá: 51 Viện: Điện tử - Viễn thông Ngành: Điện tử - Viễn thông Đầu đề đồ án: ………………………………………………..……………………………………………………………………………… ……………………………………………………………………………………………………………..………................ Các số liệu và dữ liệu ban đầu: ……………………………………..……………………………………………..……..…………………………………… ……………………………………………………………………………………………………………………….……….…..………………………..…………………………………………………………………………………………………. Nội dung các phần thuyết minh và tính toán: ………………………………………………………………………………………………………………..….……………………………………………………………………………………………………………………………………..….…………………………………………………………………………………………………………………………………..………..….……………………………………………………………………………………………………………….…….. Các bản vẽ, đồ thị (ghi rõ các loại và kích thước bản vẽ ): ………………………………………………………………………………………………………………………..….…………………………………………………………………………………………………………………………..……….…………………………………………………………………………………………………………………………………. Họ tên giảng viên hướng dẫn: ………………………………………………………………………… Ngày giao nhiệm vụ đồ án: …………………………………………………………….….……………… Ngày hoàn thành đồ án: ………………………………………………………………...………………….. Ngày tháng năm 2011 Chủ nhiệm Bộ môn Giảng viên hướng dẫn Sinh viên đã hoàn thành và nộp đồ án tốt nghiệp ngàytháng năm 2011 Cán bộ phản biện BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI --------------------------------------------------- BẢN NHẬN XÉT ĐỒ ÁN TỐT NGHIỆP Họ và tên sinh viên: PHẠM VĂN DANHSố hiệu sinh viên:20060479 Ngành: Điện tử - Viễn thôngKhoá: 51 Giảng viên hướng dẫn:TS. PHẠM NGUYỄN THANH LOAN Cán bộ phản biện: TS. NGUYỄN ĐỨC MINH Nội dung thiết kế tốt nghiệp: ........................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................ Nhận xét của cán bộ phản biện: ..................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................................... Ngày tháng năm 2011 Cán bộ phản biện ( Ký, ghi rõ họ và tên ) Lời nói đầu Trong những năm gần đây, sự phát triển mạnh mẽ của công nghệ thông tin, công nghệ vi mạch điện tử và viễn thông, đặc biệt trong lĩnh vực vô tuyến đã đem lại nhiều ứng dụng mới, cho phép chúng ta dễ dàng thu thập các thông tin ở bất kỳ vùng địa lý nào và tại bất kỳ thời điểm nào. Hiện nay xuất hiện ngày càng nhiều các phương pháp thu thập thông tin khác nhau, trong đó các ứng dụng của mạng cảm biến không dây (Wireless Sensor Network) được phát triển ngày càng rộng khắp trên thế giới cũng như ở nước ta. Quá trình thiết kế và xây dựng mạng cảm biến không dây đặt ra một số vấn đề như vấn đề năng lượng tiêu thụ, vấn đề đồng bộ cảm biến, vấn đề mở rộng mạng…Năng lượng luôn là yếu tô quan trọng của bất kì loại mạng nào. Với mạng cảm biến không dây, do đặc thù của mạng có thể được triển khai và hoạt động ở mọi lúc mọi nơi nên yêu cầu mỗi nút mạng phải có khả năng hoạt động liên tục trong một thời gian dài. Do đó năng lương tiêu thụ là vấn đề được quan tâm hàng đầu trong việc duy trì thời gian hoạt động của một nút mạng . Mỗi một nút cảm biến là một thiết bị điện rất nhỏ, nên chỉ được trang bị nguồn năng lượng hạn chế, trong hầu hết các ứng dụng, do đặc thù nên việc tiếp thêm năng lượng là không thể thực hiện được. Cho nên thời gian tồn tại của nút cảm biến phụ thuộc vào tuổi thọ của nguồn năng lượng. Trong mạng cảm biến đa kết nối, mỗi nút vừa đóng vai trò là điểm khởi đầu số liệu và định tuyến số liệu. Sự trục trặc của vài nút có thể là nguyên nhân quan trọng của việc thay đổi hình thái mạng, phải định tuyến lại gói tin và phải tổ chức lại mạng. Do đó việc bảo tồn nguồn năng lượng và quản lý nguồn năng lượng là rất quan trọng. Vì lý do đó, mà đã có nhiều nhà nghiên cứu cố gắng đi tìm giải pháp để quản lý và sử dụng năng lượng một cách có hiêu quả.Và một số phương án đã được đưa ra: Nghiên cứu ứng dụng nguồn năng lượng mới. Tính toán, thiết kế các thuật toán, giao thức ít tiêu tốn năng lượng. Thiết kế, tối ưu phần cứng của từng nút mạng. Trong đồ án này, một giải pháp tổng thể đã được đưa ra để tối ưu năng lượng tiêu thụ của toàn mạng. Đó là kết hợp giữa việc tối ưu phần cứng với việc lựa chọn, ứng dụng một giao thức truy nhập phù hợp. Thông thường, để để điều khiển truy nhập giữa các nút mạng, người ta sử dụng chu trình điều khiển mà trong đó cả nút thu mà phát sẽ được bật tắt theo chu kỳ được xác định bởi tín hiệu đồng bộ. Tuy nhiên giữa nút thu và nút phát thường mất đồng bộ, dẫn tới các nút này được bật lên không đúng thời điểm, tiêu tốn năng lượng vô ích. Thay vì như vậy, một đề xuất được đưa ra là sử dụng một bộ thu phụ có chức năng giống như bộ thu chính tuy nhiên nó có cấu tạo đơn giản hơn và tiêu thụ năng lượng cực nhỏ, nó sẽ liên tục giám sát kênh truyền,xử lý báo hiệu và gửi tín hiệu nhằm khởi động (đánh thức) bộ thu phát chính khi cần thiết. Bộ thu phụ này còn gọi là bộ đánh thức. Mục đích của đồ án là phân tích thiết kế bộ đánh thức tiêu thụ công suất thấp 500μW, hoạt động ở dải tần 2.4 GHz cho mạng cảm biến không dây. Đặc biệt bộ đánh thức này sẽ được thiết kế chế tạo dựa trên nền tảng công nghệ CMOS 130 nm. Đồ án gồm 4 chương: Chương 1. Lý thuyết chung Trong chương đầu tiên này sẽ trình bày tổng quan về mạng cảm biến không dây như là khái niệm, cấu trúc, ứng dụng. Những cơ sở lý thuyết chung nhất về các linh kiện điện tử cơ bản như tụ điện, điện trở, cuộn cảm, transistor, lý thuyết về công nghệ CMOS, đặc biệt là ảnh hưởng của tín hiệu tần số cao tới đặc tính của các linh kiện cũng sẽ được trình bày trong chương này. Phần cuối cùng sẽ trình bày sơ lược về phần mềm Cadence đã sử dụng trong quá trình phân tích thiết kế. Chương 2. Phân tích thiết kế bộ đánh thức Chương này sẽ trình bày những phân tích các yếu tố kỹ thuật như: công suất tiêu thụ, độ nhạy, độ ổn định của các loại bộ thu từ đó đề xuất một cấu trúc phù hợp cho bộ đánh thức. Sau đó, những vấn đề sơ lược nhất về các khối của cấu trúc bộ đánh thức đã chọn sẽ được trình bày. Chương 3. Thiết kế khối khuếch đại tạp âm thấp (LNA). Chương 4. Thiết kế khối tách biên (ED) Hai chương này sẽ trình bày chi tiết về quá trình phân tích, thiết kế hai khối quan trọng nhất của bộ đánh thức: khối khuếch đại tạp âm thấp và khối tách biên bao gồm cả những kết đạt được như: sơ đồ mạch, nguyên lý, các thông đã tối ưu, sơ đồ layout… Trong quá trình thực hiện đồ án, chúng tôi đã nhận được rất nhiều sự giúp đỡ từ các thầy cô trong viện Điện tử - Viễn thông cũng như bè bạn trong viện, đặc biệt phải kể đến sự tận tâm, nhiệt tình của TS. Phạm Nguyễn Thanh Loan giáo viên trực tiếp chịu trách nhiệm hướng dẫn đồ án tốt nghiệp. Chúng tôi xin được gửi lời cảm ơn chân thành tới TS. Phạm Nguyễn Thanh Loan, các thầy cô trong viện Điện tử - Viễn thông cùng toàn thể các cá nhân, tập thể đã có những giúp đỡ kịp thời cũng như những ý kiến đóng góp quý báu cùng góp phần hoàn thành nhiệm vụ nghiên cứu mà đề tài đặt ra. Tóm tắt đồ án Mạng cảm biến không dây ngày càng được ứng dụng rộng rãi trong nhiều lĩnh vực như quốc phòng, y tế, thương mại. Việc nghiên cứu phát triển và tối ưu mạng cảm biến không dây là yêu cầu cấp thiết của thực tiễn. Một trong những vấn đề cốt lõi khi xây dựng mạng cảm biết không dây là tối ưu công suất tiêu thụ của toàn mạng. Trong nghiên cứu này giải pháp đã đưa ra là: sử dụng bộ đánh thức có công suất tiêu thụ cực thấp, liên tục giám sát kênh truyền và đánh thức bộ truyền thông dữ liệu chính khi cần thiết, nhờ vậy năng lượng tiêu hao của các nút mạng cũng như toàn mạng đã được giảm đáng kể. Tuy nhiên một vấn đề mới đặt ra khi sử dụng bộ đánh thức đó là: cấu trúc của bộ đánh thức phải như thế nào để vừa đảm bảo được chức năng của một bộ thu vừa đáp ứng yêu cầu về năng lượng. Mục đích của đồ án này là phân tích đề xuất một cấu trúc phù hợp cho bộ đánh thức trong mạng cảm biến không dây sử dụng điều chế sóng mang AM ở dải tần 2.4 GHz. Đồng thời ứng dụng công nghệ CMOS 130 nm để thiết kế và chế tạo bộ đánh thức. Trong cấu trúc bộ thu mà chúng tôi đề xuất có sự khác biệt lớn so với so với những cấu trúc truyền thống, đó là sử dụng một khối tách biên thực hiện giải điều chế trực tiếp sóng mang không chuyển qua tần số trung gian tức là không dùng bộ trộn, không dùng vòng khóa pha, đồng nghĩa với việc công suất tiêu thụ được giảm xuống mức tối thiểu. Trên thực tế, chúng tôi đã tiến hành phân tích thiết kế hai khối quan trọng nhất của bộ đánh thức là: khối khuếch đại tạp âm thấp, khối tách biên. Bản thiết kế của cả hai khối này đã đươc đã được hoàn thành với công suất tiêu thụ nhỏ 500μW, độ nhạy tốt -40dB và độ ổn định cao. Abstract Wireless sensor networks have been increasingly and widely applied in many application fields such as defense, medical and commercial. The practical application of the wireless sensor network requires people who spent much more time for research and optimizesthis network. One of the main issues when setting-up a wireless network is optimeze th power consumption of the entire network. In this study, we propose an approach to this point: using a wake-up receiver that consumes the extremely low consumption to continuously monitor the channel and wakes up the main tranceiver when necessary. Consequently, the energy consumption of a node as well as entire network will be reduced significantly. However, this poses a new problem when using the wake-up receiver that is: how to the wake-up receiver structure we can design to ensure both the functionality and power consumption requirement are satisfied. The goal of this project is to analyze and propose a structure for the wake-up receiver (of the wireless sensor network) using modulated AM carrier (OOK) at 2.4 GHz range. That base on 130 nm CMOS technology. This structure use a block called Envelope detector instead of mixers and phase lock loop (PLL) to detect the envelope of input sinal and gives output signal in digital waveform. Envelope detector plays the role of a direct AM demodulator.Carrier is not transferred through intermediate frequency. As the mixer and phase-locked loop are not used, power consumption is reduced significantly. In fact, we have carried out the design and analysis of two blocks that are the most important block in wake_up receiver structure: low noise amplifier block, envelope detector block. The design of both these blocks have already been completed with low power consumption (500 μW), good sensitivity (- 40 dB) and high stability. Mục lục Danh sách hình vẽ Hình 1.1: Mô hình mạng cảm biến không dây 1 Hình 1.2: Cấu tạo nút mạng cảm biến 2 Hình 1.3: Mô hình truyền sóng 4 Hình 1.4: Sơ đồ đánh giá hiệu quả của kỹ thuật điều chế 6 Hình 1.5:Mô hình tương đương của điện trở ở tần số cao [1] 7 Hình 1.6: Sự phụ thuộc của điện trở vào tần số [1] 8 Hình 1.7: Mô hình tương đương của tụ điện [1] 8 Hình 1.8: Đặc tính dung kháng theo tần số [1] 8 Hình 1.9: Mô hình tương đương của cuộn cảm [1] 9 Hình 1.10: Sự phụ thuộc cảu cảm khắng vào tần số [1] 9 Hình 1.11: Cấu tạo transistor NMOS [1] 10 Hình 1.12: Đồ thị đặc tuyến hoạt động của transistor NMOS [2] 11 Hình 1.13: Mô hình NMOS khi VGS>0 12 Hình 1.14: Mô hình tín hiệu nhỏ của transistor mắc theo sơ đồ S chung [2]. 14 Hình 1.15: Quy trình thiết kế IC 15 Hình 2.1: Chu trình hoạt động của nút trong mạng cận đồng bộ 20 Hình 2.2: Chu trình hoạt động của nút khi có bộ đánh thức 21 Hình 2.3: Hệ thống RFID 21 Hình 2.4: Kiến trúc supper-heterodyne 22 Hình 2.5: Kiến trúc low_IF 23 Hình 2.6: Kiến trúc bộ thu trực tiếp 25 Hình 3.1: Sơ đồ nguyên lý khối LNA 27 Hình 3.2: Sơ đồ khối LNA 28 Hình 3.3: Mô hình tương đương của khối LNA với tín hiệu đầu vào nhỏ 28 Hình 3.4: Đồ thị biểu diễn Gmax, NFmin theo Vbias_M1 30 Hình 3.5: Đồ thị quan hệ giữa Vbias , số finger M2 và Id 31 Hình 3.6: Sơ đồ minh họa transistor có cùng W/L nhưng khác nhau số finger 31 Hình 3.7: Đồ thị quan hệ giữa Gmax với n1 tương ứng với các giá trị khác nhau của n2 32 Hình 3.8: Đồ thị quan hệ giữa NFmin với n1 với n1 tương ứng với các giá trị khác nhau của n2 32 Hình 3.9: Đồ thị NFmin theo chiều rộng của finger (W) và chiều dài kênh L 33 Hình 3.10: Sơ đồ nguyên lý mới sau khi mắc thêm tụ Cex 35 Hình 3.11: Đồ thị Gmin theo Vbias và số Finger của M2 (n2) trên đồ thị Smith 35 Hình 3.12: Đồ thị S11 theo Cex và Cin 36 Hình 3.13: Đồ thị quan hệ giữa S11 và Cin 36 Hình 3.14: Giá trị Gmax, NFmin sau khi phối hợp trở kháng đầu vào 37 Hình 3.15: Đồ thị quan hệ giữa S22 và Cout 38 Hình 3.16: Sơ đồ nguyên lý mắc thêm điện trở để phối hợp trở kháng đầu ra 38 Hình 3.17: Đồ thị biểu diễn đồ lớn của S11, S22 theo giá trị R 39 Hình 3.18: Đồ thị S11 theo số finger của M2 (8 ÷ 64) 40 Hình 3.19: Đồ thị S11 theo Vbias_M1 (300 mV÷800 mV) 40 Hình 3.20: Đồ thị Gmax, NFmin theo Vbias với số Finger của M1, M2 là 8 41 Hình 3.21: Đồ thị quan hệ giữa S11, S22 với số finger của M2 (n2) 41 Hình 3.22: Đồ thị S22 theo Cout với n1 =8, n2 =12, Vbias = 500 mV, R = 1,3 KΩ 42 Hình 3.24: Đồ thị S11 theo Cex và tần số. 43 Hình 3.25: Đồ thị S11 theo Cin và tần số 43 Hình 3.26: Đồ thị các tham số của ma trận S theo tần số 44 Hình 3.27: Hệ số NF, NFmin theo tần số 45 Hình 3.28: Sơ đồ layout của transistor M1 46 Hình 3.29: Sơ đồ layout tụ điện Cin 47 Hình 3.30: Sơ đồ layout cuộn cảm Lbias 48 Hình 3.31: Sơ đồ Layout tổng thể khối LNA 48 Hình 4.1: Bộ tách biên - giải điều chế sóng AM đơn giản 50 Hình 4.2: Đặc tuyến của diode làm bằng Silic và Germanium 51 Hình 4.3: Tín hiệu giải điều chế OOK 52 Hình 4.4: Sơ đồ mạch 53 Hình 4.5: Mô hình mạng hai cửa của mạch tách biên 54 Hình 4.6: Đồ thị khảo sát Gmax theo Vbias và Vdc 58 Hình 4.7: Đồ thị nhiễu theo Vbias và Vdc 59 Hình 4.8: Đồ thị smith khảo sát Gmin theo n1 và n2 60 Hình 4.9: Đồ thị khảo sát Gmin theo n1, n2 61 Hình 4.10: Đồ thị smith khảo sát S11 theo lc1 và nl2 61 Hình 4.11: Đồ thị khảo sát S11 theo n1 và n2 62 Hình 4.12: Đồ thị Smith khảo sát S22 theo lc2 63 Hình 4.13: Đồ thị khảo sát S22 theo n1 và n2 63 Hình 4.14: Đồ thị S22 theo n2 khi n1=8 64 Hình 4.15: Đồ thị khảo sát nhiễu theo tần số 66 Hình 4.16: Đồ thị khảo sát gain theo kích thước transistor 67 Hình 4.17: Đồ thị khảo sát nhiễu theo kích thước transistor 67 Hình 4.18: Đồ thị dạng tín hiệu ra 68 Hình 4.19: Sơ đồ layout tổng thể khối tách biên 69 Quy tắc 1.1: Quy tắc layout lớp N-well 74 Quy tắc 1.2: Quy tắc layout P+, N+ 75 Quy tắc 1.3: Quy tắc layout lớp polysilicon 75 Quy tắc 1.4: Quy tắc layout lớp contact 76 Quy tắc 1.5: Quy tắc layout lớp kim loại 76 Quy tắc 1.6: Quy tắc layout lớp via 76 Quy tắc 1.7: Quy tắc layout lớp via2 77 Danh sách các bảng biểu Bảng 3.1: Bảng các tham số ban đầu của LNA trước khi tối ưu 29 Bảng 3.2: Bảng tham số LNA trước khi phối hợp trở kháng 34 Bảng 3.3: Tham số của LNA sau khi phối hợp trở kháng 46 Bảng 4.1: Bảng các yêu cầu thiết kế 56 Bảng 4.2 : Các thiết lập ban đầu 57 Bảng 4.3: Giá trị một chiều của transistor 59 Bảng 4.4: Các tham số sau vào sau khi tối ưu 65 Bảng 4.5: Giá trị điện áp, dòng điện của transistor đã tối ưu 65 Bảng 1.1: Bảng các quy tắc layout 74 Danh sách các từ viết tắt AM Amplitude Modulation Điều chế biên độ ASK Amplitude Shift Keying Điều biến dịch biên độ BJT Bipolar Junction Transistor Transistor lưỡng cực CMOS Complementary Metal-Oxide- Semiconductor Công nghệ sử dụng trongthiết kế IC ED Envelope Detector Khối tách biên FM Frequency Modulation Điều chế tần số FSK Frequency Shift Keying Điều biến dịch tần số Gmax Gain maximum Hệ số khuếch đại lớn nhất IC Integrated Circuit Mạch tích hợp IF Intermediate frequency Tần số trung tần LNA Low Noise Amplifier Khối khuếch đại tạp âm thấp LO Local Oscillator Bộ dao động nội MOSFET Metal oxide semiconductor field-effect Transistor Transistor hiệu ứng trường kênh cảm ứng. NFmin Noise Figure minimum Hệ số nhiễu tối thiểu NMOS Negative Metal Oxide Semiconductor Transistor hiệu ứng trường loại N OOK ON OFF Keying Điều chế số theo phương thức bật tắt sóng mang PMOS Posistive Metal Oxide Semiconductor Transistor hiệu ứng trường loại P PSK Phase Shift Keying Điều biến dịch pha QAM Quadrature Amplitude Modulation Điều chế biên độ cầu phương RFID Radio frequency identification Thẻ nhận dạng sử dụng sóng vô tuyến SNR Signal to Noise Ratio Tỉ số tín hiệu trên tạp âm UWB Ultra Wideband Băng thông rộng Wu_Rx Wake-up Receiver Bộ đánh thức Chương 1. Lý thuyết chung 1.1 Tổng quan về mạng cảm biến không dây 1.1.1 Khái niệm Mạng cảm biến không dây (Wireless sensor network) là sự kết hợp các khả năng cảm biến, xử lý thông tin và các thành phần liên lạc để tạo khả năng quan sát, phân tích và phản ứng lại các sự kiện, hiện tượng xảy ra trong một môi trường cụ thể nào đó. Môi trường có thể là thế giới vật lý, hay hệ thống sinh học… 1.1.2 Cấu trúc mạng cảm biến Mạng cảm biến không dây được tạo nên từ bốn thành phần cơ bản: Các cảm biến được phân bố theo mô hình tập trung hoặc phân tán. Mạng lưới liên kết các cảm biến (không dây hoặc có dây). Điểm trung tâm tập hợp dữ liệu. Bộ phận xử lý dữ liệu ở trung tâm. Hình 1.1: Mô hình mạng cảm biến không dây Hình 1.1 giới thiệu một mô hình cấu trúc mạng cảm biến phổ biến. Các cảm biến liên kết theo giao thức multihop, phân chia cluster, chọn ra nút có khả năng tốt nhất làm nút trung tâm, tất cả các nút loại này sẽ truyền dữ liệu về nút xử lý chính. Nhờ vậy năng lượng cũng như băng thông kênh truyền sẽ được sử dụng hiệu quả hơn. Một vài đặc điểm của mạng cảm biến: Các nút phân bố dầy đặc. Các nút dễ bị hư hỏng. Giao thức mạng thay đổi thường xuyên. Các nút bị giới hạn về công suất, khả năng tính toán, bộ nhớ. Các nút có thể không được đồng nhất toàn hệ thống vì số lượng các nút lớn. Hình 1.2:Cấu tạo nút mạng cảm biến Cấu trúc của một nút trong mạng cảm biến được biểu diễn như hình 1.2: Bộ cảm biến (Sensor) Bộ xử lý (Processor) Bộ truyền thông (Transceiver) Bộ nguồn (Power) Các phần ứng dụng khác. Tiêu chuẩn tần số đang được áp dụng cho WSNs là IEEE 802.15.4 (Zigbee). Hoạt động tại tần số 2.4GHz trong công nghiệp, khoa học và y học (ISM). Cung cấp đường truyền dữ liệu lên tới 250 Kbps ở khoản cách từ 10 m đến 60 m. Zigbee được thiết kế để bổ sung cho các công nghệ không dây như Bluetooth, Wifi, Ultrawideband (UWB), mục đích phục vụ cho các ứng dụng thương mại. Trong những năm gần đây các nghiên cứu về WSNs đã đạt những bước phát triển mạnh mẽ, hứa hẹn tác động lớn đến các ứng dụng rộng rãi trong các lĩnh vực an ninh quốc phòng, chăm sóc sức khỏe, môi trường năng lượng, an toàn thực phẩm và sản xuất. Sau đây là những ứng dụng phổ biến của WSNs: Quân sự: Theo dõi các mục tiêu, chiến trường, các nguy cơ tấn công nguyên tử, sinh hóa… Môi trường: Giám sát cháy rừng, thay đổi khí hậu, bão lũ, động đất, sóng thần… Y tế, sức khỏe: Giám sát bệnh nhân trong bệnh viện, quản lý thuốc, điều khiển từ xa… Gia đình: Ngôi nhà thông minh, điều khiển thiết bị điện, hệ thống sưởi ấm… Thương mại: Điều khiển trong môi trường công nghiệp, văn phòng, giám sát xe cộ, giao thông… 1.1.3Vấn đề năng lượng của mạng cảm biến không dây Nút mạng được cấu tạo từ bốn thành phần cơ bản: Bộ cảm biến, bộ xử lý, bộ truyền thông, bộ nguồn. Trong đó ba thành phần đầu tiên tiêu thụ năng lượng. Công nghệ cảm biến ngày càng phát triển, bộ cảm biến ngày càng được tối ưu về kích thước, hiệu quả hoạt động, năng lượng tiệu thụ có thể được giảm tới mức không đáng kể. Trong khi đó, bộ xử lý sử dụng các vi xử lý số (chế tạo theo công nghệ CMOS) có dòng điện hoạt động nhỏ, tiêu thụ một năng lượng tương đối thấp. Bộ truyền thông với sự xuất hiện của các mạch tương tự, các linh kiện thụ động tiêu thụ công suất vượt trội. Do yêu cầu chức năng phần truyền thông bao gồm cả phát và thu số liệu cáo cấu trúc tương đối phức tạp. Trong mạch thu phát, thường sử dụng các bộ trộn, các bộ dao động điều khiển bằng điện áp, các vòng khóa pha (PPL) và các bộ khuếch đại công suất tiêu thụ công suất đáng kể. Điều quan trọng là không chỉ quan tâm đến công suất tiêu thụ tích cực mà còn xem xét tới công suất tiêu thụ khởi phát. Thời gian khởi phát có thể lên tới hàng trăm μs làm cho công suất khởi phát trở nên đáng kể. Giá trị cao của thời gian khởi phát cao được cho là do thời gian khóa của vòng khóa pha. Khi kích thước gói tin giảm nhỏ thì công suất khởi phát trở nên đáng kể so với công suất tiêu thụ tích cực. Làm cho quá chuyển trạng thái từ tắt (OFF) sang mở tiêu thụ một lượng điện năng lớn. Do ảnh hưởng của fading và suy giảm đường truyền theo lũy thừa bậc cao, nên công suất tiêu thụ của bộ thu phát lớn khi khoảng cách đường truyền tăng. Như vậy muốn tối ưu năng lượng của nút mạng cảm biến thì cần phải tập trung nghiên cứu phần truyền thông của nút. Từ những cấu trúc hiện có chúng ta có thể tối ưu các tham số để giảm công suất tiêu thụ cho bộ phận truyền thông. Tuy nhiên, để đạt được đột phá trong việc giảm công suất tiêu thụ chúng ta cần có những nghiên cứu để thay đổi cấu trúc hiện có, tránh sử dụng những khối tiêu thụ công suất lớn. 1.1.4 Kỹ thuật truyền dẫn không dây a. Quá trình truyền sóng Truyền sóng vô tuyến trong mạng WSNs thường dưới dạng trực tiếp hay không gian tự do. Sóng phát ra từ nguồn, đi theo tất cả các hướng theo đường thẳng, năng lượng thay đổi tỉ lệ nghịch với khoảng cách và suy hao trong các môi trường không phải là không gian tự do (như cáp đồng trục, tòa nhà, các vật cản…). Hình 1.3: Mô hình truyền sóng Có thể chia làm ba hiện tượng chính ảnh hưởng tới quá trình truyền sóng: Phản xạ (Reflection): Sóng có bước sóng đủ lớn so sánh được với vật thể, bề mặt nhẵn. Sự phản xự xảy ra từ bề mặt trái đất, tòa nhà… Nhiễu xạ (Diffraction): Đường truyền từ máy thu tới máy phát bị cản trở bởi bề mặt vật thể có nhiều đỉnh, góc nhọn. Tán xạ (Scattering): các vật thể có kích thước nhỏ hơn bước sóng nằm trên đường truyền sóng. Các vật thể có bề mặt nhám, gồ ghề, nhỏ có thể gây ra hiện tượng này. Tín hiệu thu được là sự kết hợp của sóng phản xạ từ nhiều hướng khác nhau, các thành phần nhiễu xạ, tán xạ với tín hiệu theo hướng trực tiếp có thể. Hiện tượng này gây ra méo tín hiệu và giảm công suất tín hiệu. Nó được gọi là nhiễu đa đường (Multipath). Vấn đề đa đường trong cao tần có thể giảm bớt ảnh hưởng bằng cách nâng cao chất lượng các thiết kế sau: Thiết kế hệ thống vô tuyến. Thiết kế hệ thống anten. Dùng dạng tín hiệu điều chế thích hợp. b. Điều chế tín hiệu Tín hiệu được truyền đi ở dải tần cơ bản (baseband) tức là tín hiệu được phát đi trực tiếp qua kênh truyền không qua biến đổi sóng mang. Tuy nhiên hệ thống baseband thường bị giới hạn về khả năng truyền thông tin ở khoảng cách xa. Do đó tín hiệu thường được điều chế trước khi truyền đi. Dạng điều chế tín hiệu thường được sử dụng là điều chế biên độ(AM), điều chế pha (PM), điều chế tần số (FM). Một số dạng điều chế số tương ứng là ASK (amplitude shift keying), PSK (phase shift keying), FSK (frequency shift keying), và sự kết hợp PSK-ASK tạo thành QAM (quadrature amplitude modulation). Đối với kênh truyền số, dung lượng kênh truyền tối đa C của hệ thống đơn sóng mang có băng thông phổ W, được định nghĩa bởi công thức Shannon: C = Wlog2 (1 + S/N) (1.1) Trong đó: S là công suất tín hiệu. N là công suất nhiễu (giả sử kênh truyền có tác động của nhiễu cộng Gaussian.) Hình 1.4: Sơ đồ đánh giá hiệu quả của kỹ thuật điều chế Hình 1.4 cho thấy hiệu quả đạt được khi sử dụng các kỹ thuật điều chế khác nhau. Tỷ sô tín hiệu trên tạp âm ứng với một tốc độ bit nhất định. Ở tốc độ bit thấp thì BDPSK cho SNR tốt hơn trong khi ở tốc độ bit cao hơn, QAM hay PSK lại cho SNR tốt hơn. Như vậy tùy thuộc vào ứng dụng, độ phức tạp, tốc độ bit, mà ta chọn kỹ thuật điều chế phù hợp để đạt chất lượng mong muốn. Trong phạm vi của đồ án, chỉ nghiên cứu về mạng cảm biến có quy mô nhỏ, dung lượng thông tin không lớn, kích thước gói tin nhỏ, và yêu cầu về tốc độ dữ liệu không quá cao (200Kbps) nên sẽ sử dụng một phương thức điều chế AM đơn giản được gọi là OOK (On-Off keying). Trong phương thức điều chế này, khi tín hiệu vào là bit 1 sóng mang cao tần sẽ được truyền đi một khoảng thời gian tương đương với độ rộng bit, khi tín hiệu vào là bit 0 sóng mang sẽ không được truyền đi. Chính nhờ tính chất đơn giản của OOK mà một cấu trúc bộ thu mới tối ưu về mặt năng lượng đã được đề xuất. 1.2 Ứng dụng công nghệ CMOS trong thiết kế cao tần CMOS, viết tắt của cụm từ Complemantary Metal Oxide Semiconductor, là một công nghệ thiết kế vi mạch được phát minh bởi Frank Wanlass vào năm 1963 tại hãng Fairchild Semiconductor. Công nghệ này sử dụng các transistor hiệu ứng trường (MOSFET) bao gồm cả NMOS và PMOS. Thuộc tính đáng chú ý của công nghệ CMOS là transistor MOSFET chỉ tiêu tán năng lượng trong quá trình hoạt động do đó năng lượng tiệu thụ của mạch CMOS rất thấp, đồng thời công nghệ CMOS có kích thước rất nhỏ nên cho phép tích hợp ở mật độ cao hơn. Nhờ có ưu điểm này mà CMOS dần thay thế công nghệ lưỡng cực (sử dụng transistor BJT). Trong vi mạch mà chúng tôi thiết kế sẽ sử dụng công nghệ CMOS 130nm, với linh kiện chính là transistor MOSFET, ngoài ra sử dụng thêm một số điện trở, cuộn cảm và tụ điện theo công nghệ CMOS và hoạt động ở tần số cao. Dưới đây sẽ trình bày sơ lược về cấu tạo, đặc tính của các linh kiện này, đặc biệt có xét tới ảnh hưởng của tín hiệu tần số cao tới hoạt động của các linh kiện (mạch thiết kế sẽ nhận tín hiệu vào ở tần số 2.4 GHz). 1.2.1 Điện trở Hiện nay trong các vi mạch đều sử dụng các điện trở màng mỏng, do kích thước cực nhỏ của chúng [1]. Hình 1.5:Mô hình tương đương của điện trở ở tần số cao [1] Hình 1.5 mô tả mô hình tương đương của điện trở khi có tín hiệu tần số cao đi qua. Như vậy ở tần số cao điện trở sẽ xuất hiện các tụ điện và cuộn cảm ký sinh, lúc này nó không còn là thuần trở, và giá trị điện trở phụ thuộc vào tần số. Hình 1.6: Sự phụ thuộc của điện trở vào tần số [1] 1.2.2 Tụ điện Trong các vi mạch cả tương tự và số, tụ điện được sử dụng rất phổ biến cho nhiều mục đích khác nhau như điều chỉnh mạch lọc tần số, phối hợp trở kháng, khử méo dạng tín hiệu… Hình 1.7: Mô hình tương đương của tụ điện [1] Cũng giống như điện trở ở tần số cao, tụ điện sẽ xuất hiện các cuộn cảm và điện trở ký sinh (Hình 1.7). Do đó dung kháng của tụ điện sẽ không biến đổi tuyến tính theo tần số. Đặc tính phi tuyến của dung kháng theo tần số được minh họa ở hình 1.8. Hình 1.8: Đặc tính dung kháng theo tần số [1] 1.2.3 Cuộn cảm Một trong những nhược điểm của cuộn cảm trong thiết kế vi mạch là nó thường có kích thước lớn (thường có bán kính tới vài trăm μm). Vì thế nó không được sử dụng rộng rãi như tụ điện mà chỉ được dùng khi các linh kiện khác không đáp ứng được yêu cầu như chặn tín hiêu xoay chiều, phối hợp trở kháng. Ở tần số cao cuộn cảm cũng xuất hiện các thành phần ký sinh là tụ điện và điện trở (hình 1.9) làm cho cảm kháng của nó biến đổi phi tuyến theo tần số như minh họa ở hình 1.10. Hình 1.9: Mô hình tương đương của cuộn cảm [1] Hình 1.10: Sự phụ thuộc cảu cảm khắng vào tần số [1] 1.2.4 Transistor MOSFET MOSFET (Metal-oxide-semiconductor field-effect transistor) là transistor hiệu ứng trường, đây là thành phần chính và quan trọng nhất trong vi mạch mà chúng tối thiết kế. Cấu tạo, hoạt động của nó như thế nào sẽ được trình chi tiết dưới đây. a. Cấu tạo Cấu tạo của transistor MOSFET loại NMOS được thể hiện như hình 1.11. Trên một đế bán dẫn loại P có chiều rộng W người ta sẽ tạo ra hai vùng bán dẫn loại n có nồng độ pha tạp rất lớn, lần lượt sẽ trở thành cực nguồn (Source, ký hiệu S) và cực máng (Drain, ký hiệu là D) của transistor. Một lớp oxit silic rất mỏng được phủ lên bề mặt đế tại vị trí giữa cực nguồn và cực máng. Sau đó ngay phía trên lớp oxit sẽ được phủ mộ lớp vật chất có khả năng dẫn điện (có thể là kim loại hoặc polysilicon, ngày nay thường dùng polysilicon). Lớp polysilicon này đóng vai trò là cực cửa (Gate, ký hiệu là G) của transistor. Khi đưa điện áp phân cực hợp lý vào các cực của transistor thì ngay dưới cực cửa sẽ hình thành vùng giàu hạt dẫn (electron đối với transistor loại n và lỗ trống đối với loại P) được gọi là kênh dẫn, kênh dẫn này có bề rộng đúng bằng bề rộng W của lớp đế, và có chiều dài L xấp xỉ khoảng cách giữa hai cực G và S của transistor . Lớp đế thường sử dụng bán dẫn loại P do đặc điểm người ta thường sử dụng NMOS hơn và nối ra cực Bulk (ký hiệu là B) và thường được nối đất. Các điện áp quan trọng thường được sử dụng để phân cực cho transistor: điện áp giữa cực nguồn và cực cửa VGS, điện áp giữa cực máng và cực nguồn VDS, điện áp ngưỡng Vth, điện áp giữa đế và cực nguồn VBS. Tùy thuộc vào giá trị các điện áp phân cực mà transistor sẽ hoạt động ở các chế độ khác nhau. Hình 1.11: Cấu tạo transistor NMOS [1] Cấu tạo của PMOS tương tự như NMOS nhưng một lớp bán dẫn loại n sẽ được phủ trên lớp đế loại P để tạo kênh dẫn trước khi tạo ra các cực S và D bằng bán dẫn pha tạ loại P. Kênh dẫn của PMOS có các hạt dẫn là lỗ trống. Khi chế tạo để giảm kích thước nhưng vẫn đảm bảo về chức năng và kích thước, nâng cao đặc tính của transistor như giảm điện dung giữa các cực, giảm nhiễu…, người ta chia transistor làm nhiều finger (n finger). Khi đó chiều rộng kênh tổng cộng của transistor là n*W. Như vậy có ba tham số về kích thước đặc trưng cho transistor là n, L, W. b. Các chế độ hoạt động Đặc điểm của MOSFET là được điều khiển bởi VGS. Vì thế sẽ nghiên cứu hoạt động của MOSFET theo sự biến thiên của VGS. VGS = 0, cực nguồn và cực máng bị ngăn cách bởi hai chuyển tiếp P-N liên tiếp, những chuyển tiếp này được tạo ra ở giữa cực nguồn với đế, và giữa đế với cực máng. Giữa cực S và D xuất hiện một điện trở cực lớn, khoảng 1012 Ω, lúc này transistor được coi như đóng. Hình 1.12: Đồ thị đặc tuyến hoạt động của transistor NMOS [2] 0 <VGS<Vth(chế độ đảo ngược yếu): Điện áp ngưỡng (Vth) Khi đặt điện áp dương vào giữa cực G và S (VGS>0), giữa bề mắt lớp đế và các cực của transistor xuất hiện một vùng nghèo hạt dẫn như được minh họa ở hình 1.13. Hình 1.13: Mô hình NMOS khi VGS>0 Khi VGS tăng, thế năng (Ф) tại bề mặt tiếp giáp giữa lớp đế và cực cửa cũng tăng lên, bề dày của vùng nghèo điện tích tăng lên. Khi thế năng này bằng 2 lần năng lượng Fermi (Фf) xảy ra hiện tượng đảo ngược (Inversion). Фf= kTqlnNAni (1.2) Trong đó k là hằng số Boltmann, NA là nồng độ hạt dẫn của lớp đế, ni nồng độ hạt dẫn của bán dẫn silic thuần. Khi xảy ra hiện tượng đảo ngược là lúc bắt đầu xuất hiện các electron ở ngay phía dưới lớp SiO2 tạo nên một lớp hạt dẫn liên tục từ cực D sang S lúc này kênh dẫn được hình thành. Điện áp VGS yêu cầu để tạo ra hiện tượng đảo ngược, người ta gọi là điện áp ngưỡng (Vth). Khi xét tới ảnh hưởng của điện áp đặt lên đế ta có thể xác định giá trị Vth như sau: [2] Vth=Vtho+γ2Фf+ VBS-2Фf (1.3) Vtho là điện áp ngưỡng khi Vbs=0, chỉ phụ thuộc vào bản chất kim loại và silic, không phụ thuộc vào kích thước transistor. γ là hệ số được xác định theo: γ=1Cox2qεNA (1.4) Trong đó Coxlà điện dung lớp oxide. Việc xác định được giá trị của Vth có ý nghĩa rất lớn trong việc xác định giá trị các điện áp phân cực cho transistor. Theo phương trình(1.3) muốn thay đổi giá trị của Vth ta chỉ có thể biến đổi giá trị của VBS. Chế độ đảo ngược yếu: Thực tế thì khi VGS200mV). Chế độ làm việc này được gọi là đảo ngược yếu.Khi đó dòng ID sẽ biến thiên theo hàm mũ của VGS: ID=IO expVGSnVT (1.5) Trong đó VT là điện áp nhiệt : VT= KTq (1.6) n là hệ số phụ thuộc công nghệ. Trong chế độ này dòng điện ID phụ thuộc hàm mũ theo VGS. Vì thế nếu phân cực cho transistor ở chế độ này và đưa tín hiệu vào ở cực G của transistor ta có thể có có đặc tuyến làm việc giống như diode với dòng ID nhỏ tiêu tốn ít năng lượng. VGS> Vth(chế độ đảo mạnh) 0 <VDS<VGS – Vth (chế độ tuyến tính) Khi VGS> 0 kênh dẫn hình thành nhưng nếu VDS = 0 thì vẫn chưa có dòng điện chạy qua transistor do chưa có điện trường kéo điện tử từ S sang D tạo thành dòng điện. Khi VDS tăng dần dòng, ID cũng tăng theo quy luật tuyến tính, được xác định như phương trình (1.5). Đây được gọi là vùng làm việc tuyến tính của transistor [2]. ID=μnCoxWL(VGS-Vth)VDS (1.7) VDS> VGS – Vth(chế độbão hòa) Nếu VDS> VGS – Vth và tiếp tục tăng lên nữa thì dòng ID lúc này không tăng lên nữa, nó không còn phục thuộc vào VDS mà chỉ phụ thuộc vào VGS. Lúc này transistor được gọi là làm việc trong chế độ bão hòa. Dòng ID được xác định như phương trình (1.6) [2]. ID=μnCoxWLVGS-VthVDS-2VDS2 (1.8) Trong trường hợp này transistor đóng vai trò như một nguồn dòng và được sử dụngnhiều trong hầu hết các mạch khuếch đại. Mô hình tín hiệu nhỏ: Khi tín hiệu vào ở mức bé để nghiên cứu hoạt động của transistor người ta đã đưa ra mô hình tín hiệu nhỏ như hình 1.15. Hình 1.14: Mô hình tín hiệu nhỏ của transistor mắc theo sơ đồ S chung [2]. Đặc trưng cho mô hình tín hiệu nhỏ người ta thường dùng hệ số hỗ dẫn (gm) được xác định như phương trình 1.9. gm=∂ID∂VGS (1.9) gm là hệ số đặc trưng cho sự biến đổi của dòng điện chạy qua transistor ID theo điện áp nhỏ đặt vào giữa cực G và cực S. gm thường được dùng để tính toán hệ số khuếch đại của transistor, trở kháng vào ra của transistor. Phương trình (1.10) xác định hỗ dẫn của transistor ở chế độ bão hòa. gm=μnCoxWLVGS-Vth (1.10) 1.3 Phần mềm mô phỏng Hiện nay trên thế giới có rất nhiều công ty cũng như các viện nghiên cứu cung cấp các công cụ thiết kế như Cadence, Synopsys, Magma. Chúng tôi sử dụng công cụ thiết kế của Cadence. Chu trình thiết kế IC được thể hiện trong hình 1.15, trong đó phần CADENCE TOOL là những giai đoạn thiết kế mà Cadence có thể hỗ trợ chúng ta thực hiện. Hình 1.15: Quy trình thiết kế IC Mục tiêu của đề tài là thiết kế bộ đánh thức hoạt động ở tần số cao 2.4 GHz bằng công nghệ CMOS. Dưới đây tôi xin trình bày ngắn gọn một số thuật ngữ thường sử dụng trong phần mềm thiết kế Cadence. 1.3.1Một số khái niệm cơ bản trên Cadence IC a. Tệp dữ liệu công nghệ TechFile Trong công nghiệp thiết kế IC, việc sử dụng công nghệ CMOS nào để chế tạo IC ảnh hưởng rất lớn đến cấu trúc cũng như các đặc tính của IC đó. Mỗi công nghệ CMOS chế tạo gắn liền với mỗi kích thước giới hạn của các linh kiện được sử dụng trong thiết kế. Kích thước này luôn được cố gắng thu nhỏ nhất để có thể tích hợp được nhiều nhất số linh kiện trên một điện tích, thu nhỏ diện tích, giảm năng lượng tiêu thụ, nâng cao hiệu suất hoạt động, giảm giá thành sản phẩm. Với mỗi kích thước, đặc tính của các linh kiện lại thay đổi, điện áp hoạt động, điện áp ngưỡng, điện áp đánh thủng, nhiễu và rất nhiều đặc tính ảnh hưởng tới phẩm chất của IC thay đổi. Vì thế mỗi công nghệ chế tạo có một bộ thông số riêng được lưu trong một tệp dữ liệu gọi là TechFile. Tệp dữ liệu này là kết quả của các nguyên tắc vật lý cơ bản, nguyên tắc thiết kế và kết quả đo đạc tính toán thực nghiệm do các công ty chế tạo IC đưa ra căn cứ vào công nghệ mà họ sử dụng. Tệp dữ liệu này là đặc trưng với mỗi công ty vì vậy nếu chúng ta dự định chế tạo linh kiện theo công nghệ của công ty nào thì phải sử dụng TechFile của công ty đó. Ví dụ như chúng tôi sử dụng công nghệ CMOS 130 nm và sẽ đưa bản thiết kế cho công ty TSMC để chế tạo IC, chúng tôi phải sử dụng TechFile của công ty TSMC cung cấp. b.Khái niệm Cell Trong thư viện mỗi linh kiện hoặc khối linh kiện được gọi là một Cell. Một Cell có thể chỉ đơn giản là một điện trở, tụ điện hoặc cả một khối chức năng đã hoàn thiện như bộ đảo. Cell có một số thể hiện phổ biến như sau: schematic được tạo ra bằng trình soạn thảo Virtuaso Schematic Editing mô tả các thành phần của Cell, giá trị của chúng, sơ đồ đi dây. symbol nếu cần biểu điễn khối linh kiện đơn giản hoặc phức tạp với các đầu vào và đầu ra giúp cho các sơ đồ nguyên lý phức tạp trở lên đơn giản, rõ ràng hơn thuận tiện cho quá trình thiết kế. layout thể hiện sơ đồ bố trí các lớp của IC. Ngoài ra còn có một số thể hiện nữa như verilog-A, spectre… c. Tệp dữ liệu Netlist Netlist là một tệp dữ liệu mô tả sơ đồ đi dây kết nối các linh kiện trong mạch. Từ đó trong quá trình mô phỏng Cadence sẽ căn cứ vào tệp này và sử dụng hai định luật Kirchhoff để tính toán giá trị điện áp tại các điểm nút, dòng điện trên các đường dây, cùng với đặc tính của các linh kiện được lập trình bởi nhà sản xuất sẽ cho ta giá trị điện áp tại mọi điểm của mạch. Mô phỏng gần nhất phẩm chất của mạch phục vụ quá trình thiết kế. d. Tệp dữ liệu Model Tệp dữ liệu Model là tập các mô hình toán học của các linh kiện được sử dụng để tính toán trong quá trình mô phỏng. Với những phiên bản phần mềm mô phỏng sau này Model còn bao gồm kết quả đo đạc thực tế của linh kiện ở rất nhiều điểm riêng giúp đưa kết quả mô phỏng gần đúng với thực tế nhất. e. Tệp dữ liệu Display.drf Cũng tương tự như TechFile đây là tệp dữ liệu do nhà sản xuất tạo ra. Đó là một tệp các quy ước về màu sắc tương ứng với các vật liệu nhắm tạo thuận lợi cho quá trình thiết kế, kiểm tra, sản xuất giữu khách hàng và nhà sản xuất. Display.drf phải được khai báo và đồng bộ với thư viện gốc của Cadence. Khi thiết kế sơ đồ layout, người sử dụng sẽ theo bộ quy ước này. f.Tệp dữ liệu Diva Tệp dữ liệu Diva được Cadence IC sử dụng trong quá trình thiết kế sơ đồ layout chứa đựng thuật toán, quy ước, quy tắc cho hai công cụ DRC và LVS. Một sơ đồ Layout sẽ hoàn thành khi vượt qua hai công cụ kiểm tra này. 1.3.2 Thiết kế mạch nguyên lý Cadence cung cấp công cụ Virtuaso Schematic Editing phục vụ cho việc soạn thảo mạch nguyên lý của IC. Kết quả của mạch nguyên lý là tệp Netlist sử dụng trong quá trình mô phỏng. 1.3.3 Biểu diễn Cell với Virtuaso Symbol Editing Công cụ này giúp biểu diễn các Cell một cách trực quan và gọn gàng hơn. Với các sơ đồ nguyên lý có kích thước lớn và nhiều linh kiện thì công cụ này giúp gom các thành phần liên quan đến nhau thường là một khối thực hiện được một chức năng cơ bản của mạch, biểu diễn khối theo các kí hiệu quy ước dễ hiểu, giao tiếp với mạch ngoài thông qua các đầu vào và đầu ra. 1.4.4 Mô phỏng hoạt động của mạch nguyên lý Để mô phỏng hoạt động của mạch trong quá trình thiết kế Cadence IC cung cấp công cụ Virtuoso Analog Design Environment. Cùng với Netlist, Model phần mềm sẽ tính toán giá trị dòng điện, điện áp từ đó xuất ra đưới dạng đồ thị theo thời gian, chế độ một chiều, các tham số đặc trưng như hệ số khuếch đại, hệ số nhiễu, hệ số phản xạ… 1.3.5Thiết kế sơ đồ bố trí các lớp của IC Sau khi hoàn thành quá trình thiết kế mạch nguên lý với kết quả đạt được là các linh kiện trong mạch, kích thước từng linh kiện. Khi đó dựa vào cấu trúc Layout đặc trưng của từng linh kiện (giống nhau về bản chất nhưng có khác nhau về sơ đồ các lớp, cách quy ước) để thiết kế sơ đồ layout tổng thể của cả IC. 1.3.6 Kiểm tra sơ đồ layout theo quy tắc của nhà sản xuất Bộ quy tắc thiết kế trên là bộ quy tắc chuẩn chung nhất được đưa ra cho quá trình thiết kế. Tuy nhiên thực tế mỗi nhà sản xuất lại có thể có một số sự điều chỉnh của riêng mình do đặc thù công nghệ của họ. Các thông tin này được lưu trong tệp dữ liệu Diva đi kèm cùng thư viện của họ. Cadence cung cấp một công cụ giúp kiểm tra lại quá trình thiết kế đã thỏa mãn các yêu cầu về khoảng cách của nhà sản xuất đó là Design Rules Check (DRC). Bộ công cụ này sẽ căn cứ vào tệp dữ liệu Diva của nhà sản xuất và tiến hành kiểm tra lại toàn bộ bản thiết kế. Các thông báo lỗi sẽ được đưa ra nếu có. Người thiết kế phải kiểm tra và sửa lỗi cho đến khi phần mềm thông báo hoàn thành. 1.3.7 So sánh mạch nguyên lý với sơ đồ layout Khi chúng ta thiết kế xong sơ đồ layout cần phải kiểm tra nó với sơ đồ nguyên lý. Nguyên tắc kiểm tra dựa trên sự so sánh giữa hai tệp netlist của hai sơ đồ này. Sơ đồ layout sẽ phải tuyệt đối trùng khớp với sơ đồ nguyên lý về mặt netlist. Phần dư ra do dây dẫn có điện trở, ảnh hưởng của các khối đến nhau… cũng được mô phỏng và đưa ra giới hạn tối đa cần phải đạt được. Cadence hỗ trợ chúng ta thực hiện công việc này bằng công cụ LVS (Layout versus Schematic). Chương 2. Phân tích thiết kế bộ đánh thức Có rấtnhiều cách để xây dựng một bộ thu sóng vô tuyến (Radio Frequency- RF). Có thể sử dụng những bộ thu có kiến trúc phức tạp với độ nhạy rất cao, hay sử dụng những thiết bị thụ động đơn giản,thậm chí không cần nguồn cấp. Tuy nhiên,do yêu cầu đặc trưng của bộ đánh thức là cấu trúc phải tương đối đơn giản, đặc biệt là công suất tiêu thụ rất thấp và độ nhạy tốt, nên việc lựa chọn một hệ thống nào cho phù hợp cần phải cân nhắc một cách kỹ lưỡng. Những hệ thống đã và đang được sử dụng cho bộ thu sẽ được đưa ra phân tích và đánh giá. Qua đó lựa chọn một hệ thống tối ưu nhất, hay đề xuất một hệ thống mới cho bộ đánh thức. Dưới đây sẽ trình bày chi tiêt tại sao cần có bộ đánh thức, trình bày các phân tích về kiến trúc bộ thu đã có, kiến trúc, nguyên lý hoạt động bộ thu được đề xuất dùng cho bộ đánh thức, đồng thời cũng sẽ trình bày sơ lược về một số khối quan trọng nhất trong bộ thu sẽ được ưu tiên thiết kế trước. 2.1 Tại sao cần có bộ đánh thức Trong thực tế, để giảm công suất tiêu thụ trong quá trình hoạt động của toàn bộ hệ thống WSN cũng như từng nút, người ta đã đã điều khiển hoạt động của thiết bị theo từng chu trình: thiết bị điện tử của mỗi nút sẽ được bật lên bởi tín hiệu đồng bộ để thực hiện chức năng của nó, sau đó lại chuyển sang chế độ ngủ (sleep-mode) gần như không tiêu thụ công suất. Trong mạng đồng bộ, mỗi nút sử dụng tín hiệu đồng bộ từ một bộ định thời chung cho toàn mạng. Còn mạng cận đồng bộ, tín hiệu đồng hồ được tạo ra bởi bộ định thời riêng của mỗi nút. Dù sử dụng phương pháp nào thì đều có hạn chế: Đối với mạng đồng bộ: Do phạm vi hoạt động của mạng lơn, khoảng cách giữa các nút con với nút trung tâm không đồng nhất việc duy trì một tín hiệu đồng bộ cho tất cả các nút là hết sức khó khăn. Đối với mạng cận đồng bộ, mỗi nút sử dụng một bộ định thời đòi hỏi độ chính xác cao làm tăng giá thành, sự thiếu đồng bộ giữa thu và phát cũng làm tăng công suất tiêu thụ trung bình. Hình 1.1 minh họa chu trình hoạt động của mạng cận đồng bộ. Hình 2.1:Chu trình hoạt động của nút trong mạng cận đồng bộ Một giải pháp được đưa ra để khắc phục những hạn chế trên đó là sử dụng bộ đánh thức (wake-up receiver) được ký hiệu là WU_RX. Bên cạnh bộ thu chính, mỗi nút sẽ được bổ sung một bộ đánh thức có khả năng hoạt động như một bộ thu tuy nhiên công suất tiêu thụ cực nhỏ. Bộ đánh thức sẽ liên tục lắng nghe và giám sát kênh truyền, khi có tín hiệu gửi cho nút thì bộ đánh thức sẽ gửi tín hiệu đánh thức tới bộ thu chính. Trong khi đó bộ thu chính tiêu thụ nhiều năng lượng sẽ được đặt ở chế độ nghỉ, nó chỉ được đánh thức để thực hiện chức năng của mình khi có tín hiệu từ bộ đánh thức. Bằng cách này công suất tiêu tụ của bộ thu chính cũng như của nút sẽ được giảm xuống mức tối thiểu. Chu trình hoạt động của thiết bị có dùng bộ đánh thức được minh họa trong hình 1.2. Hình 2.2: Chu trình hoạt động của nút khi có bộ đánh thức 2.2Phân tích các kiến trúc bộ thu 2.2.1 Bộ thu thụ động Một bộ thu đơn giản và điển hình nhất cho loại này là hệ thống nhận dạng sử dụng sóng RF (radio frequency identification-RFID)như minh họa ở hình 2.3. Hình 2.3: Hệ thống RFID Thẻ RFID nhận năng lượng từ tín hiệu RF đến , tích trữ nó và cấp cho các linh kiện điện tử của nó, giải mã tín hiệu rồi truyền trở lại bộ đọc (reader). Như vậy thẻ RFID chỉ hoạt động khi có năng lượng của tín hiệu RF từ bộ đọc. Cách thức hoạt động tương tự như bộ đánh thức. Tuy nhiên có một khác biệt lớn: Một thẻ RFID hoạt động ở tần số 2.4Ghz cách bộ đọc 10 mét tiêu thụ công suất 1uW, độ nhạy rất kém -25.7 dBm, đòi hỏi công suất phát của đầu đọc Reader tương đối lớn 34.5dBm theo tính toán thì để phát một chuỗi 15 bit/S cần công suất phát trung bình là 425uW [2]. Như vậy, nếu ứng dụng một cấu trúc tương tự cho bộ đánh thức gặp thách thức lớn về tối ưu về độ nhạy cũng như năng lượng tiêu thụ. 2.2.2Bộ thu truyền thống Những bộ thu truyền thống có kiến trúc tương đối phức tạp. Chúng sử dụng các linh kiện tích cực để đạt được độ nhạy cao và tốc độ dữ liệu lớn. Độ nhạy đạt được bởi loại này vượt xa khả năng cho phép của thẻ RFID. Kiến trúc chung của bộ thu loại này là đều sử dụng khối chuyển đổi tần số, tín hiệu được chuyển về tần số thấp hơn để dễ dàng thực hiện xử lý tín hiệu như khuếch đại, lọc nhiễu… Supper-heterodyne là kiến trúc điển hình nhất cho loại bộ thu này(hình 2.1): Hình 2.4:Kiến trúc supper-heterodyne Sau khi qua bộ lọc thông giải, tín hiệu qua khối khuếch đại nhiễu nhỏ, để loại bỏ bớt nhiễu, sau đó tín hiệu được chuyển đổi về trung tần (intermediate frequency-IF) sử dụng khối dao động nội (Local Oscillator-LO). Tín hiệu IF được khuếch đại để loại bỏ nhiễu ảnh và nhiễu giao thoa. Bộ trộn thứ hai sẽ chuyển đổi tín hiệu sang một chiều(DC). Hình 2.5: Kiến trúc low_IF Một kiến trúc nữa của loại này thường được sử dụng là kiến trúc Low_IF (hình: 2.2). Để tránh nhiễu ảnh thì tín hiệu sẽ được chuyển đổi trực tiếp về giải tần cơ sở bằng phương pháp chuyển đổi cầu phương. Cũng giống như supper-heterodyne một bộ dao động nội được sử dụng để điều khiển bộ trộn. Công suất tiêu thụ của những bộ thu loại này quyết định bởi bộ dao động nội. Bộ dao động nội hoạt động ở tần số RF gần với tần số kênh truyền, đòi hỏi độ chính xác và ổn định cao, đồng thời điều khiển cổng của bộ trộn chuyển mạch với biên độ rất lớn. Đối với low_IF, dao động nội phải tạo ra cả đầu ra đồng pha và vuông pha với đầu vào. Theo nghiên cứu, thì khối dao động điều khiển điện áp trong dao động nội cho đơn pha đã tiêu thụ một công suất đáng kể 300uW, chiếm khoảng 80% công suất tiêu thụ của cả bộ thu [2]. Như vậy, những sơ đồ khối theo kiểu truyền thống đều sử dụng bộ trộn được điều khiển bởi dao động nội có độ nhạy cực tốt nhưng công suất tiêu thụ tương đối lớn tập trung chủ yếu ở dao động nội. Do đó nếu sử dụng sơ đồ khối này cho bộ đánh thức thì yêu cầu phải tối thiểu công suất tiêu thụ của dao động nội, điều này rất khó thực hiện bởi các dao động nội cấu tạo bởi mạch cộng hưởng LC(đây là những phần tử thụ động, bị giới hạn bởi hệ số phẩm chất nên công suất tiêu thụ chỉ có thể giảm tới một giá trị nhất định-giá trị vẫn lớn so với công suất tiêu thụ yêu cầu của bộ đánh thức). 2.3 Kiến trúc đề xuất-Bộ thu trực tiếp 2.3.1 Cơ bản về bộ thu trực tiếp Những bộ thu sóng vô tuyến đầu tiên rất đơn giản chỉ bao gồm một anten bắt tín hiệu từ không khí, và một phần tử mạch phi tuyến để giải điều chế tín hiệu. Một ví dụ phổ biến là bộ thu crystal set [5], nó bao gồm một anten, mạch điều chỉnh và một mạch tách biên. Như tên gọi thì khối tách biên sẽ loại bỏ tất cả tần số và pha, chỉ dò biên của tín hiệu cao tần. Vì vậy kiểu bộ thu này chỉ dùng cho tín hiệu điều chế biên độ (AM), phổ biến nhất là dùng cho phương thức điều chế OOK (On-Off Keying) bật-tắt tín hiệu sóng mang theo mức logic của tín hiệu số. Trong phương thức, mức logic là 1 thì sóng mang sẽ được truyền đi, khi mức logic là 0 thì tín hiệu sóng mang sẽ được tắt đi không truyền. Phương thức điều chế OOK về cơ bản không bằng được các phương thức điều chế khác như điều chế tần số hay pha nhưng bù lại nó có một số thuận lợi khi sử dụng cho mạng cảm biến: Thứ nhất, trong một số ứng dụng của mạng cảm biến dữ liệu thu thập không phải là liên tục, kích thước dữ liệu nhỏ, vì thế không yêu cầu tốc độ bit cao, nên có thể ứng dụng sóng OOK. Thứ hai, OOK yêu cầu mạch điều chế, và giải điều chế có cấu trúc đơn giản tiêu thụ năng lượng cực thấp. Dựa trên những phân tích đó cũng như những nghiên cứu về các bộ thu truyền thống, chúng tôi đã đề xuất một kiến trúc mới có nguyên lý giống với bộ thu crystal set, nhưng được bổ sung thêm một số khối để đảm bảo chức năng cũng như tối ưu về độ nhạy, khả năng chọn lọc. Chi tiết về kiên trúc này được trình bày ở phần sau. 2.3.2 Kiến trúc và nguyên lý hoạt động Bộ thu loại này có kiến trúc đơn giản chỉ với một bộ khuếch đại RF và hay bộ dò biên tín hiệu hay bộ tách biên (envelope detector)có kiến trúc tương tự như những bộ thu sóng AM đầu tiên(hình 2.6). Hình 2.6: Kiến trúc bộ thu trực tiếp Đầu tiên tín hiệu điều chế OOK sẽ qua khối lọc tần số để lọc đúng tín hiệu ở tần số 2.4GHZ, sau đó qua khối LNA để lọc nhiễu và được khuếch đại. Nếu như tín hiệu sau khi qua LNA chưa đủ lớn sẽ sử dụng thêm một khối khuếch đại đẻ dảm bào tín hiệu vào khối tách biên vượt qua ngưỡng hoạt động của nó. Khối Tách biên sẽ giả điều chế tín hiệu, đưa tín hiệu về dạng trước điều chế. Sau đo tín hiệu này sẽ được khuếch đại lên mức điện áp tiêu chuẩn của các khối xử lý số. Do bộ thu trực tiếp không sử dụng bộ trộn tức không sử dụng dao động nội nên công suất tiêu thụ của cả bộ thu được giảm đáng kể đáp ứng được yêu cầu của một bộ đánh thức. Bộ thu này có hai hạn chế. Thứ nhất, do không xử lý qua tần số trung gian nên tính chọn lọc của bộ thu phụ thuộc chủ yếu vào bộ lọc cao tần dải hẹp. Thứ hai, khối tách biên thường có độ nhạy thấp nên đòi hỏi khối khuếch đại phải có hệ số khuếch đại lớn. Tuy nhiên, những hạn chế trên đã được khắc phục phần nào trong quá trình thiết kế tối ưu. 2.4 Yêu cầu thiết kế bộ đánh thức Theo nghiên cứu [5], một bộ thu trong mạng cảm biến không dây tiêu thụ công suấ khoảng 2.5mW, còn bộ phát tiêu thụ công suất khoảng 4mW. Mục đích của đồ án là thiết kế bộ đánh thức có công suất tiêu thụ cực thấp thay bộ phận truyền thông giám sát kênh truyền. Vì vậy yêu cầu của đồ án là thiết kế bộ đánh thức có công suất tiêu thụ 500μW chỉ bằng 5% công suất tiêu thụ của bộ thu chính. Với giả thiết khoảng cách tuyền sóng giữa các nút mạng là 10m theo tính toán [5] với mức tín hiệu phát là 0dB thì mức tín hiệu thu sẽ bị suy hao chỉ còn -70dB. Vì vậy yêu cầu thiết kế bộ đánh thức có độ nhạy -70dB. Ngoài ra bộ đánh thức còn được yêu cầu thiết kế hoạt động ở tần số 2.4 GHz, sử dụng điều chế sóng mang OOK. Cấu tạo của bộ đánh thức gồm nhiều khối nhưng căn cứ vào chức năng vai trò của từng khối chúng tôi đã ưu tiên thiết kế hai khối : khối khếch đại tạp âm thấp (LNA) và khối tách biên(ED). Khối LNA được yêu cầu thiết kế với công suất tiêu thụ 17dB, nhiễu < 2dB. Khối ED yêu cầu đảm bảo chức năng giải điều chế OOK, tối ưu công suất tiêu thụ < 10μW, nhiễu 0dB. Ngoài ra, hai khối này yêu cầu phải được phối hợp trở kháng 50Ω. Chương 3. Thiết kế khối LNA LNA là bộ khuếch đại tạp âm thấp, được sử dụng trong các IC thu và xử lý tín hiệu cực nhỏ. Trong khối đánh thức, nó là một thành phần quan trọng, thành phần chính tiêu thụ năng lượng của khối nên nó ảnh hưởng lớn đến năng lượng tiêu thụ của khối đánh thức. Chính vì thế thiết kế và tối ưu LNA là một phần việc quan trọng. 3.1 Lựa chọn sơ đồ thiết kế Có nhiều cấu trúc LNA đã được đề xuất trong các sách tham khảo [4] cũng như trong tạp chí, bài báo nước ngoài [7]. Tuy nhiên chúng tôi lựa chọn cấu trúc như hình 3.1 với những lý do sau: Cấu trúc đơn giản. Số lượng transistor cần tối ưu là 2. Điều kiện phân cực dễ dàng (Cả hai transistor luôn ở bão hòa) Tiêu thụ năng thấp do chỉ có hai transistor tiêu thụ năng lượng chính. Hình 3.1: Sơ đồ nguyên lý khối LNA Sơ đồ nguyên lý hình 3.1 sử dụng hai transistor NMOS làm việc ở tần số cao, chế tạo theo công nghệ TSMC 130 nm. Ngoài ta trong mạch còn sử dụng tụ Cin, Cout có nhiệm vụ cách ly chế độ một chiều khi nối tầng. Hai cuộn cảm Lvdd, Lbias cách ly điện áp xoay chiều với Vdd. 3.2 Nguyên lý hoạt động Sơ đồ khối hệ thống: Hình 3.2: Sơ đồ khối LNA Trong đó hai transistor M1, M2 có tác dụng khuếch đại và cả hai transistor làm việc ở chế độ bão hòa (Vds> Vgs -Vth) để cho hệ số khuếch đại lớn nhất [1]. Các tụ điện và cuộn cảm giữ vai trò nối tầng và phối hợp trở kháng. Mô hình tương đương của LNA khi tín hiệu vào nhỏ như sau [3]: LNA Hình 3.3: Mô hình tương đương của khối LNA với tín hiệu đầu vào nhỏ Phương trình Id trên một transistor ở chế độ bão hòa [2] : Id=β.(Vgs-Vth)2 (3.1) Hỗ dẫn của transistor: gm= ∂IDS∂VGS (3.2) Khi làm việc ở chế độ bão hòa ta có: gm= ∂(βVgs-Vth2)∂VGS=βVGS-Vth2 β=C0x.WL (3.3) Hỗ dẫn của LNA: gmLNA= gmN1+gmN2 (3.4) Hệ số khuếch đại của LNA tỉ lệ thuận với W/L và VGS thông qua gmLNA Hệ số tạp âm [3]: Fmin= 1+25*ωωTγσ(1-c2) (3.5) Hệ số tạp âm giảm khi C, γ , σ giảm và wT tăng. 3.3Các bước thiết kế Xác định điện áp phân cực cho hai transistor. Đảm bảo hai transistor làm việc ở chế độ bão hòa và đạt được Gmax> 17 dB, NFmin < 2dB, Id< 1 mA tại tần số 2.4 GHz. Tối ưu hóa sơ đồ nguyên lý theo hàm Gmin. Phối hợp trở kháng đầu vào (S11< -10 dB). Phối hợp trở kháng đầu ra (S22< -10 dB). Kiểm tra lại Gmax, NFmin, NF, tần số chọn lọc của mạch (2.4 GHz) sau khi phối hợp trở kháng. 3.4 Phân tích và đánh giá kết quả đạt được theo từng bước thiết kế 3.4.1 Các tham số của mạch trước khi tối ưu Các tham số ban đầu của mạch nguyên lý trước khi tối ưu: Bảng 3.1: Bảng các tham số ban đầu của LNA trước khi tối ưu Tham số Giá trị Vdd 1.2 V Vbias_M1 400 mV Cin = Cout 1 nF Lvdd = Lbias 10 nH Chiều dài kênh L (M1=M2) 130 nm Chiều rộng finger (M1=M2) 3 um Số Finger (M1=M2) 8 3.4.2 Xác định điện áp phân cực VGStrên M1 Mô phỏng hệ số khuếch đại Gmax, hệ số tạp âm NFmin của mạch theo điện áp phân cực VGS trên M1 (Vbias_M1) ta được đồ thị hình 3.4 sau: Hình 3.4: Đồ thị biểu diễn Gmax, NFmin theo Vbias_M1 Từ đồ thị ta thấy giá trị Vbias > 400 mV mới đảm bảo Gmax > 10 dB, NFmin < 3 dB. Dòng điện Id qua transistor ảnh hưởng trực tiếp đến công suất tiêu thụ của mạch theo biểu thức P = U*I. Công suất thấp khi Id thấp. Mà ta có ở chế độ bão hòa dòng Id tỉ lệ với bình phương VGS theo phương trình 3.1. Do vậy giá trị của Vbias bị giới hạn bởi giá trị của dòng Id. Quan sát trên hình 3.5, nhận thấy rằng Id< 1 mA khi Vbias_M1 < 500 mV. Vbias_M1<500 mV Hình 3.5: Đồ thị quan hệ giữa Vbias , số finger M2 và Id Do vậy để có được Gmax > 10 dB và Id< 1 mA ta phải chọn Vbias trong khoảng 400 mV ÷ 500 mV. 3.4.3 Xác định số finger của hai transistor Để giảm các hiệu ứng không mong muốn gây ra khi kênh rộng và nhằm tiết kiệm diện tích, giảm tạp âm, giảm giá trị điện dung kí sinh, cấu trúc nhiều figner là cấu trúc tối ưu của transistor thường được sử dụng để thiết kế các mạch cao tần. 3 finger 1 finger 2 finger Hình 3.6: Sơ đồ minh họa transistor có cùng W/L nhưng khác nhau số finger Số finger tỉ lệ thuận với dòng tiêu thụ tổng cộng của mạch, do đó cũng tỷ lệ thuận với Gmax. Sử dụng đồ thị quan hệ giữa số finger với Id để xác định giá trị finger tối ưu. Xác định giá trị tỉ số finger của hai transistor tối ưu thông qua đồ thị quan hệ giữa Gmax, NFmin với số finger M1 (n1) Số finger M2 (n2). 8 finger Hình 3.7: Đồ thị quan hệ giữa Gmax với n1 tương ứng với các giá trị khác nhau của n2 Hình 3.8: Đồ thị quan hệ giữa NFmin với n1với n1 tương ứng với các giá trị khác nhau của n2 Căn cứ đồ thị hình 3.7 và 3.8 ta thấy Gmax biến thiên nhanh hơn theo n1 trong khoảng từ 2 đến 10 và ít phụ thuộc nhỏ vào n2. Giá trị n1 tối ưu cho NFmin< 3 dB là n1≥ 8finger. Đến đây ta chọn n1 = 8, n2 = 16 (Finger). 3.4.4 Xác định chiều dài (L) và chiều rộng (W) của mỗi Finger Sử dụng đồ thị quan hệ giữa NFmin với W, L (Do W, L bị giới hạn bởi NFmin hơn là bởi Gmax nên ta thỏa mãn NFmin trước).Ta nhận thấy:NFmin 2,5 um. Chọn L = 130 nm, W = 3 um. Hình 3.9: Đồ thị NFmin theo chiều rộng của finger (W) và chiều dài kênh L Sau khi đã tối ưu Vbias_M1, số finger n1, n2, độ rộng finger W, độ dài kênh L, ta có được bảng tóm tắt các tham số đã tối ưu trước khi thực hiện phối hợp trở kháng như bảng 3.2. Bảng 3.2: Bảng tham số LNA trước khi phối hợp trở kháng Tham số Giá trị Vdd 1.2 V Vbias_M1 400 mV Cin = Cout 1 nF Lvdd = Lbias 10 nH Chiều dài kênh L (M1=M2) 130 nm Chiều rộng finger W (M1=M2) 3 um Số Finger (M1): n1 8 finger Số Finger (M2): n2 16 finger 3.4.5 Phối hợp trở kháng đầu vào (S11 < -10 dB) Đối với tín hiệu cao tần phối hợp trở kháng đầu vào là việc thiết kế sao cho trở kháng đầu vào của một khối bằng với trở kháng đầu ra của khối trước đómục đích để tín hiệu có thể đi hết vào khối tránh bị phản xạ lại. Trong công nghiệpcao tần trở kháng của các khối cơ bản được chế tạo sẵn, các cáp nối, đầu tiếp điện…được chế tạo theo chuẩn là 50 Ω (giá trị chuẩn hóa là 1). Do đó chúng tôi chọn phối hợp với trở kháng với giá trị là 50 Ω.Tham số thể hiện trạng thái phối hợp trở kháng là S11(năng lượng phản xạ đầu vào). Mạch được gọi là phối hợp trở kháng đầu vào khi S11= 0 (trở kháng đầu vào của mạch bằng 1 + j*0).Với LNA điện trở kênh của transistor sẽ ảnh hưởng chính tới phần thực của trở kháng và tổng các thành phần Lbias, Cin, CGS trên transistor sẽ tạo ra phần ảo của trở kháng.Và do hoạt động ở cao tần nên các tham số ký sinh trên các linh kiện cũng ảnh hưởng lớn đến quá trình phối hợp trở kháng cũng như phẩm chất LNA. Trở kháng đầu vào của LNA có phần ảo dương (do sử dụng cuộn cảm Lbias có giá trị rất lớn) nên ta sử dụng thêm tụ Cex (cân bằng phần ảo về 0) mắc như hình vẽ và tiến hành phối hợp trở kháng. Hình 3.10: Sơ đồ nguyên lý mới sau khi mắc thêm tụ Cex Gmin là hệ số phản xạ tạp âm tối ưu. Mạch sẽ có hệ số tạp âm tốt nhất khi Gmin = 0 ứng với phần thực của trở kháng đầu vào bằng 1. Sử dụng hàm Gmin để đưatrở kháng đầu vàovề 50 Ω. Đồ thị hình 3.11 biểu diễn Gmin trên đồ thị Smith. Mỗi đường biến thiên tương ứng với mỗi giá trị khác nhau của Vbias_M1. Trên mỗi đường hàm Gmin biến thiên theo số finger của M2 (n2). Giá trị tối ưu của Gmin tương ứng với Vbias_M1 = 360 mV (không tốt với Gmax, NFmin). Gmin cắt vòng tròn trở kháng bằng 1 với n2 = 88 finger (44 finger và 2 multiplier). Hình 3.11: Đồ thị Gmin theo Vbias và số Finger của M2 (n2) trên đồ thị Smith Xác định năng lượng phản xạ đầu vào S11củakhối LNA. Đồ thị quan hệ giữa S11 và Cex, Cin như hình 3.12: Hình 3.12: Đồ thị S11 theo Cex và Cin Trên đồ thị 3.12 mỗi vòng cung là tập hợp các giá trị S11 theo Cin. Các vòng cung ứng với các giá trị Cex khác nhau. Từ đồ thị ta xác định được ứng với Cex có kích thước hai chiều là 8um*8um (71 fF) thì phần thực của S11 trùng với vòng tròn trở kháng bằng 1. Phần ảo của S11 phụ thuộc vào Cin và đi qua tâm của đồ thị. Lựa chọn Cex = 71 fF và tiến hành xác định Cin để có giá trị S11 tối thiểu (khoảng cách từ tâm đồ thị tới S11 nhỏ nhất). Đồ thị S11 theo Cin: Hình 3.13: Đồ thị quan hệ giữa S11 và Cin Từ đó ta chọn điểm gần tâm đồ thị nhất và có phần thực bằng 1 ứng với Cin có kích thước hai chiều là 15um*15um (241 fF). Vậy lựa chọn tụ Cex = 71 fF và Cin = 241 fF để có S11 = 0. Hoàn thành phối hợp trở kháng đầu vào. Giá trị Gmax, NFmin sau khi phối hợp trở kháng đầu vào:cần có phương án để nâng cao giá trị Gmax, NFmin sau này. Hình 3.14: Giá trị Gmax, NFmin sau khi phối hợp trở kháng đầu vào 3.4.6 Phối hợp trở kháng đầu ra (S22< -10 dB) Tương tự như phối hợp trở kháng đầu vào, ở đây ta sẽ phối hợp trở kháng đầu ra với khối ED đằng sau cũng có trở kháng vào 50 Ω. Hệ số S22 thể hiện trạng thái phản xạ năng lượng tại đầu ra của LNA. Đưa trở kháng ra của mạch về 1+j*0 để đạt S22 = 0. Sau khi phối hợp trở kháng đầu vào ta có đồ thị S22 theo Cout là cung tròn S22 trên đồ thị Smith hình 3.15. Hình 3.15: Đồ thị quan hệ giữa S22 và Cout Đồ thị hình 3.15 cho thấy giá trị trở kháng chuẩn hóa đầu ra còn nhỏ(gần vòng tròn 0,5). Để tăng trở kháng ta mắc thêm điện trở R [3]. Ta có mạch nguyên lý mới như hình 3.16: Hình 3.16: Sơ đồ nguyên lý mắc thêm điện trở để phối hợp trở kháng đầu ra Giá trị S11, S22 biến thiên theo giá trị điện trở R. Hình 3.17: Đồ thị biểu diễn đồ lớn của S11, S22 theo giá trị R Đồ thị hình 3.17 cho thấy S11gần như không thay đổi theo giá trị điện trở R (~–20 dB). S22 phụ thuộc tỉ lệ thuận vào R. Lựa chọn giá trị điện trở nhỏ nhất (R = 1,3 KΩ) cho S22 tốt nhất (S22= -30,6 dB). S11= 19,83 dB tuy lớn nhất nhưng không chênh lệch không đáng kể. Do Gmax còn nhỏ (10 dB), NFmin còn lớn (5.1 dB) nên ta giảm phẩm chất của Gmin, S11, S22xuống giá trị chấp nhận được (< -10 dB) để tăng Gmax, giảm NFmin. Xây dựng đồ thị khảo sát lại Gmax, NFmin, S11, S22theo Vbias, n1, n2 như sau: Cung tròn -10 dB Hình 3.18: Đồ thị S11 theo số finger của M2 (8 ÷ 64) Cung tròn -20 dB Hình 3.19: Đồ thị S11 theo Vbias_M1 (300 mV÷800 mV) Từ hình 3.18 và 3.19 ta thấy S11 thay đổi trong khoảng < -10 dB theo n2 và Vbias_M1. Chọn n2 = 8 finger và xác định lại Vbias_M1 theo đồ thị hình 3.20sau: Gmax dB10 với (n1=n2=8) NFmin dB10 (n1=n2=8) Hình 3.20: Đồ thị Gmax, NFmin theo Vbias với số Finger của M1, M2 là 8 Theo hình 3.5 để dòng Id < 1mA ta phải sử dụng Vbias_M1 ≤ 500 mV. Kết quả ứng vớiVbias_M1 = 500 mV ta được Gmax = 16 dB, NFmin = 1,9 dB, Id = 955 uA (từ kết quả mô phỏng dc trên mạch). S22 nhỏ nhất là -32 dB tại giá trị n2 =12 Hình 3.21: Đồ thị quan hệ giữa S11, S22 với số finger của M2 (n2) Lựa chọn lại giá trị finger của M2 (vẫn giữ giá trị M1 = 8 finger để giữ dòng Id nhỏ). Theo đồ thị hình 3.21 ta được với n2 = 12 finger sẽ cho S22 tối ưu (-31 dB). Lựa chọn giá trị Cout tối ưu theo S22thông qua đồ thị hình 3.22. S22 nhỏ nhất tại Cout bằng 17.6*17.6 um Hình 3.22: Đồ thị S22 theo Cout với n1 =8, n2 =12, Vbias = 500 mV, R = 1,3 KΩ Giá trị S22 nhỏ nhất tại R nhỏ nhất (1,3 KΩ) và Cout có kích thước hai chiều là 17.6 um*17.6 um (330 fF). Phối hợp trở kháng đầu ra đạt được S22 = -31 dB. Do các tham số của Cin, Cex được tối ưu với Vbias_M1 = 360 mV và n2 = 88 finger nên cần kiểm tra lại các tham số này. Đồ thị quan hệ giữa S11 theo Cex và tần số:mỗi đường ứng với một giá trị Cex. Các đường biến thiên theo tần số. Hình 3.23: Đồ thị S11 theo Cex và tần số. Từ đồ thị 3.24 ta chọn được Cex có kích thước hai chiều là 7um*7 um (55 fF). Giá trị Cexnày không ảnh hưởng tới S22.Tiếp tục mô phỏng S11 theo Cin. Hình 3.24: Đồ thị S11 theo Cin và tần số Đồ thị hình 3.25 cho thấy Cin có cùng kích thước 15um*15um (241 fF) bởi vì Cin chỉ có tác dụng điều chỉnh phần ảo gần như không bị ảnh hưởng bởi n2 và Vbias_M1. Ma trận S sau khi phối hợp trở kháng: đồ thị hình 3.26 cho thấy tại tần số 2.4 GHz, các tham số S11, S22, đã tối ưu.S11 = -19.8 dB, S22 = -30.6 dB, S21 = 16 dB, S22 = -45,48 dB. Khối LNA đã thực hiện được khả năng khuếch đại chọn lọc tín hiệu có tần số 2.4 GHz thể hiện bởi tham truyền đạt từ đầu vào đến đầu ra S21có giá trị lớn nhất (16 dB), tham số phối hợp trở kháng S11(-19.8 dB), S22(-30,6 dB)nhỏ nhất với tín hiệu ở tần số 2.4 GHz. Hình 3.25: Đồ thị các tham số của ma trận S theo tần số Hệ số NF thực tế của mạch: NFmin dB10 NF dB10 Hình 3.26: Hệ số NF, NFmin theo tần số Mặc dù quá trình phối hợp trở kháng đã trong khoảng cho phép nhưng do còn lớn nên giá trị hệ số tạp âm thực tế của mạch NF không tiệm cận với hệ số tạp âm nhỏ nhất NFmin tại tần số 2.4 GHz. Hệ số tạp âm thực tế sau khi phối hợp trở kháng là 3.1 dB. Hai tham số này sẽ bằng nhau khi có Gmin = S11 = S22 = 0 tại 2.4 GHz. 3.4.7 Kết quả đạt được Chúng tôi đã thiết kế được khối LNA có hệ số khuếch đại là 16 dB, hệ số tạp âm là 3,1 dB, phối hợp trở kháng vào ra:S11 = -19.8 dB, S22 = -30.6 dB, dòng tiêu thụ 955 uA, công suất tiêu thụ P = 1,15 mW, phối hợp trở kháng hai đầu là 50 Ω. Các tham số của LNA sau khi phối hợp trở kháng: Bảng 3.3: Tham số của LNA sau khi phối hợp trở kháng Tham số Giá trị Vdd 1.2 V Vbias_M1 500 mV Cin; Cex; Cout; R 241fF; 55 fF; 330 fF; 1,3 KΩ Lvdd = Lbias 10 nH Chiều dài kênh L (M1=M2) 130 nm Chiều rộng finger W (M1=M2) 3 um Số Finger (M1): n1 8 finger Số Finger (M2): n2 12 finger 3.4.8 Thiết kế sơ đồ Layoutcho khối LNA Do đặc điểm IC hoạt động ở tần số cao nên các linh kiện sử dụng được cách ly và thiết kế chống nhiễu, chống các thành phần ký sinh rất phức tạp. Do đó chúng tôi sử dụng công cụ Virtuoso Layout XL của Cadence cho phép xuất ra sơ đồ layout của từng linh kiện với các tham số như bản thiết kế. Phương pháp này còn làm giảm sai sót về kích thước và đảm bảo khớp về netlist. Sơ đồ transistor M1 với kích thước (W = 3u, L = 130 nm, n1 = 8 finger). Khối chống nhiễu B 8 Finger S G D Hình 3.27: Sơ đồ layout của transistor M1 Transistor M2 hoàn toàn tương tự với số finger = 12. Sơ đồ layout tụ điện Cin = 241 fF(kích thước 15 um*15 um). Cực âm Phần quyết định điện dung tụ điện (15*15 um) Cực dương Hình 3.28: Sơ đồ layout tụ điện Cin Sơ đồ layout cuộn cảm Lbias 10 nm (R = 90 um, 5,5 vòng, khoảng cách 2 vòng 3um, chiều rộng đường kim loại 3 um). 3 um 90 um GND GND Cực 1 Cực 2 5.5 vòng Hình 3.290: Sơ đồ layout cuộn cảm Lbias Sơ đồ layout tổng thể của khối LNA. Kích thước layout là 800*300 um. Lbias Lvdd Hình 3.301: Sơ đồ Layout tổng thể khối LNA Tuy nhiên trong quá trình layout, các dây dẫn là các dải kim loại có trở kháng, tín hiệu cao tần trên dây dẫn có thể gây nhiễu ảnh hưởng đến nhau và các khối còn lại, các linh kiện sắp xếp không hợp lý có thể làm đặc tính của IC giảm đáng kể hoặc không hoạt động. Do đó bước cuối cùng của layout là sử dụng công cụ LVS để so sánh mạch layout với mạch nguyên lý. Công đoạn này sẽ kiểm tra và thông báo các thành phần phát sinh trong mạch và những phát sinh này có nằm trong giới hạn hay không. 3.4.9. Hướng tối ưu trong thời gian tới Dòng điện tiêu thụ còn quá lớn (955uA). Có thể tối ưu thêm dòng thông qua lựa chọn cuộn cảm có giá trị lớn hơn vì với 10 nH thì cuộn cảm vẫn chưa ngăn hoàn toàn tín hiệu xoay chiều do đó Gmax, NFmin vẫn còn quá thấp so với dòng Id(theo thực tế mô phỏng để đạt cùng giá trị Gmax, NFmin thì với L = 1 nH cần dòng 3 mA còn với L = 10 nH thì chỉ cần dòng điện 955 uA). Tuy nhiên vẫn phải giải quyết vấn đề kích thước quá lớn của cuộn cảm. Tìm kiếm và lựa chọn các linh kiện phù hợp hơn để tăng đặc tính củamạch. Chương 4. Thiết kế khối tách biên Như đã trình bày ở chương 1, mạng cảm biến đang nghiên cứu sử dụngtín hiệu điều chế sóng mang theo biên độ OOK. Nhờ vậy, trong cấu trúc bộ đánh thức được đề xuất có một thay đổi lớn (nhưng vẫn đảm bảo được chức năng và yêu cầu của một bộ thu) là loại bỏ hoàn toàn các khối giải điều chế AM qua tần số trung gian (trung tần), tránh được việc sử dụng các bộ trộn, vòng khóa pha có cấu tạo phức tạp và tiêu tốn rất nhiều năng lượng; thay vào đó là sử dụng khối giải điều chế trực tiếp sóng AM ở tần số sóng mang được gọi là khối tách biên (Envelope detector). Vì vậy thiết kế và tối ưu được khối tách biên có ý nghĩa rấtquan trọng trong việc chế tạo thành công bộ đánh thức. Trong chương này sẽ trình bày chi tiết về quá trình phân tích thiết kế khối tách biên, từsơ đồ mạch nguyên lý, nguyên lý hoạt động, quá trình phân tích tối ưu và kết quả đạt được. 4.1 Nguyên lý giải điều chế sóng AM trực tiếp Có rất nhiều cách khác nhau để tách biện độ (giải điều chế AM) của một sóng tín hiệu từ đơn giản tới phức tạp, hình 3.1trình bày mạch nguyên lý của một khối tách biên đơn giản nhất. Hình 4.1: Bộ tách biên-giải điều chế sóng AM đơn giản Về bản chất mạch trên chỉ là một mạch chỉnh lưu nửa chu kỳ, trong đó gồm một diode chỉnh lưu, một tụ điện đóng vai trò như một mạch lọc thông thấp và một điện trở có tác dụng dẫn dòng khi tụ điện xả.Diode có đặc tuyến điện áp-dòng điện như hình 3.2. . Hình 4.2: Đặc tuyến của diode làm bằng Silic và Germanium Diode chỉ mở và cho tín hiệu đi qua khi điện áp vào vượt qua giá trị nhất định gọi là điện áp ngưỡng (Ut), tùy thuộc vào loại bán dẫn làm diode mà giá trị này khác nhau (đối với diode germanium Ut = 0.2 V - 0.3V, diode silic Ut=0.5V - 0.7V). khi diode mở dòng điện tỉ lệ với điện áp theo hàm mũ, nhờ vậy tín hiệu ra sẽ được khuếch đại và khi đi qua tụ nhờ khả năng phóng nạp các đỉnh của tín hiệu sẽ được “là phẳng”, do đặc điểm của sóng điều chế AM là biên độ tín hiệu sóng mang tỉ lệ với mức tín hiệu trước điều chế nên sau khi qua tụ lọc ta sẽ thu được dạng tín hiệu ban đầu. Thuận lợi của loại này là mạch đơn giản và rẻ, tuy nhiên có khá nhiều nhược điểm: độ nhạy của mạch không tốt do phụ thuộc vào điện áp ngưỡng tương đối lớncủa diode. Tín sau giải điều chế thường bị méo dạng xung do thời gian đáp ứng của các diode tương đối lớn. Hình 3.2 mô tả dạng tín hiệu trước và sau giải điều chế (sử dụng phương pháp điều chế biên độ OOK), qua dạng tín hiệu ra cho thấy rõ nhược điểm của mạch giải điều chế này. Hình 4.3: Tín hiệu giải điều chế OOK Như vậy với đặc điểm của bộ đánh thức là tín hiệu vào rất nhỏ, thậm chí sau khi qua khối khuếch đại tạp âm thấp tín hiệu vẫn còn thấp nên yêu cầu độ nhạy (ngưỡng hoạt động) của khối tách biên phải tốt. Do đó không thể sử dụng mạch trên cho bộ đánh thức. Tuy nhiên như phân tích ở phần 1.2 chúng ta hoàn toàn có thế thay thế diode bởi transistor MOSFET(phân cực ở chế độ đảo ngược yếu) để đạt được chức năng yêu cầu nhưng kết quả sẽ được tối ưu hơn. 4.2 Sơ đồ mạch nguyên lý Do sơ đồ nguyên lý sử dụng diode không đáp ứng được các tiêu chí thiết kế bộ đánh thức nên sau khi tham khảo tài liệu [5] chúng tôi đã quyết định lựa chọn sơ đồ sử dụng hai transistor như hình 4.4 với nguyên lý hoạt động hoàn toàn tương tự. Hình 4.4: Sơ đồ mạch 4.3 Nguyên lý hoạt động Trong sơ đồ mạch này sử dụng hai transistor NMOS là M1 và M2. M1 được phân cực ở chế độ đảo ngược yếu có tác dụng chỉnh lưu tín hiệu vào đã được điều chế OOK. Còn M2 được phân cực ở chế độ bão hòa đóng vai trò là nguồn dòng cấp dòng cho M1 hoạt động. Các cuộn cảm L1, L2 có tác dụngngăn tín hiệu xoay chiều đi ra các nguồn cấp điện áp sang các tầng bên. Tụ C1 ngăn một chiều chạy qua khối trước nó, tụ C2 đóng vai trò là mạch lọc thông thấp. Ngoài ra, các tụ điện và cuộn cảm nêu trên còn có tác dụng phối hợp trở kháng vào ra cho mạch. Mạch được cấp nguồn Vdd = 1.2V, các điện áp Vdc, Vbias lần lượt phân cực cho M1 và M2 đảm bảo chúng hoạt động đúng chế độ. Mô hình mạng hai cửa của mạch được minh họa ở hình 4.5. Trở kháng ra của mạch là R0 được xác định theo công thức 4.1. R0= 1gm1 (4.1) Hình 4.5: Mô hình mạng hai cửa của mạch tách biên  Dải tần tín hiệu ra được quyết định bởi trở kháng ra của mạch và giá trị dung kháng C2. fout=gm12πC2 (4.2) Vì M1 được phân cực ở chế độ đảo ngược yếu nên dòng điện ra tỉ lệ theo hàm mũ với điện áp VGS1. ID= I0expVGS1-Vth1nVt1-exp-VDS1Vt≈I0expVGS1-Vth1nVt (4.3) Trong đó: Io là hằng số phụ thuộc công nghệ và kích thước transistor, n là hệ số phụ thuộc công nghệ, Vt là điện áp nhiệt (kq/T). Giả sử đặt tín hiệu xoay chiềuVin vào cực G của M1: Vin=VGS1= VSsinωst (4.4) Do đặc tính phi tuyến của M1 nên từ tín hiệu vào xoay chiều ta thu được đáp ứng là dòng i0 một chiều ở đầu ra. Khai triển Taylor (4.4) và bỏ đi các hệ số bậc 3 trở lên (do các thành phần bậc cao có đáp ứng một chiều rất bé nên có thể bỏ qua). i0= Vi22∂2ID∂Vi2 =Vi22IDnVt2 (4.5) Mặt khác: gm1= ∂ID∂VGS1=IDnVt (4.6) Thay (4.7 vào (4.6) ta có: i0=gm14nVtVS2 (4.7) Khi đó ta có điện áp ra: Vout=i0R0=i0gm1=VS24nVt (4.8) Vậy hệ số khuếch đại K của mạch tách biên là: k= VinVout=Vs4nVt (4.9) Như vậy hệ số khuếch đại của mạch tách biên tỉ lệ thuận với biên độ tín hiệu vào, do đó muốn có tín hiệu sau giải điều chế lớn cần tín hiệu vào mạch tách biên từ bộ khuếch đại hoặc LNA càng lớn càng tốt. 4.4 Các bước thiết kế 4.4.1 Yêu cầu thiết kế Mục đích thiết kế khối tách biên là nhằm giải điều chế trực tiếp sóng điều chế OOK. Vì vậy yêu cầu trước tiên và quan trọng nhất của khối là phải thực hiện được chức năng giải điều chế, muốn vậy cần phải phân cực cho M1 và M2 đúng chế độ hoạt động. Một khi đã đảm bảo chức năng của mạch thì yêu tố thứ hai không kém phân quan trọng là hệ số khuếch đại. Do mạch không có khả năng khuếch đại nên yêu cầu đầu ra phải đủ lớn để khối tiếp theo (khối khuếch đại số) có khả năng nhận ra tín hiệu, trường hợp lý tưởng mà hệ số khuếch đại có thể đạt được là 1(0 dB). Tuy nhiên do nhiều hạn chế nên không thể kỳ vọng đạt được giá trị lý tưởng này , yêu cầu đặt ra cho hệ số khuếch đại phải càng gần mức 0 dB càng tốt, khoảng -0.2 dB. Do mạch không có khả năng khuếch đại nên đòi hỏi nhiễu của tín hiệu khi đi qua mạch phải được hạn chế tối thiểu, ở mức 0dB. Yêu cầu phối hợp trở kháng, trở kháng vào và ra phải được phối hợp ở mức chuẩn 50Ω. Đảm bảo hệ số phản xạ ở cửa vào (S11) và cửa ra (S22) phải ở mức chấp nhận được, khoảng -15dB. Ngoài ra còn có một số yêu cầu về tần số hoạt động, tốc độ bit của tín hiệu số trước điều chế. Chi tiết yêu cầu thiết kế được liệt kê ở bảng 4.1 Bảng 4.1: Bảng các yêu cầu thiết kế Tham số Yêu cầu M1 Chế độ đảo ngược yếu M2 Chế độ bão hòa Hệ số khuếch đại Gmax -0.2dB Hệ số tạp âm 0 dB Rin 50 Ω Rout 50 Ω S11 -15 dB S22 -15 dB Fin 2.4 GHz Bit rate 200 Kbps Vdd 1.2 V 4.4.2 Thiết lập ban đầu Trước khi tiến hành phân tích thiết kế một số tham số cần được thiết lập giá trị ban đầu chủ yếu là kích thước các linh kiện: kích thước các cuộn cảm, tụ điện C1, C2, lc1, lc2. Số vòng dây của cuộn cảm: Nl1, Nl2. Kích thước các transistor: chiều dài kênh dẫn L1, L2, chiều rộng kênh dẫn của một finger W1, W2; số finger n1, n2.Trong quá trình thiết kế chiều dài và rộng của kênh dẫn sẽ được giữ cố định ở giá trị nhỏ nhất, chỉ biến đổi số finger. Các điện áp phân cực Vdc, Vbias. Giá trị ban đầu của các tham số được biểu diễn ở bảng 4.2 Bảng 4.2 : Các thiết lập ban đầu Tham số Giá trị Tham số Giá trị W1 1.2 μm Lc1 100 μm W2 1.2 μm Lc2 100 μm L1 130 ηm Nl1 5.5 vòng L2 130 ηm Vin 200 mV N1 8 Vdc 300 mV N2 8 Vbias 600 mV 4.4.3 Xác định chế độ một chiều a. Định tính Trong mạch tách biên sử dụng hai điện áp phân cực là Vdc và Vbias. Để xác định giá trị cho hai điện áp này trước hết cần phải dựa vào chế độ làm việc của hai transistor. M1 hoạt động ở chế độ đảo ngược yếu nên cần thỏa mãn điều kiện: VGS1< Vth1hay Vdc< Vth1. Đối với mô hình transistor trong thư viện của TSMC thì điện áp ngưỡng thường có giá trị: ≈400mV . M2 hoạt động ở chế độ bão hòa nên phải thỏa mãn hai điều kiện: VGS2 > Vth2 VDS2 > VGS2 – Vth2 (4.10) Từ (4.10) ta có: Vth2< VGS2<Vth2 + VDS2 (4.9) Trong trường hợp này để đạt được điều kiện (4.11) khá dễ dàng, chỉ cần tạo được mạch phân áp có giá trị lớn hơn Vth2. Trong khi để thỏa mãn được điều kiện (4.12) gặp rất nhiều khó khăn trong phân tích và thiết kế bởi giá trị VDS2 đạt được luôn rất bé, thậm chí chỉ vài mV trong khi giá trị yêu cầu tối thiểu cũng phải vài chục mV (nếu muốn có nguồn dòng đáp ứng yêu cầu giá trị của VDS phải đạt tới hàng trăm mV. Nguyên nhân làm cho giá trị VDS rất bé là do M1 được phân cực ở chế độ đảo ngược yếu, điện trở kênh tương đối lớn so với M2, đồng thời do yêu cầu phối hợp trở kháng đầu ra chuẩn 50Ω nên giá trị này cũng rất bé so với điện trở kênh dẫn M1. Vì thế khi phân áp một chiều cho mạch tách biên sụt áp trên cực D (VD2 = VDS2 do S2nốiđất) của M2 không đáng kể dẫn tới VDS2 rất bé, đồng nghĩa với việc thiết lập chế độ bão hòa cho M2 gần như rất khó. Vì vậy đòi hỏi phải tối ưu các tham số, phối hợp trở kháng vào ra thật chính xác để có được chế độ phân cực mong muốn. b. Định lượng Giá trị tốt nhất của các điện áp phân cực là giá trị mà tại đó thỏamãn các điều kiện định tính và đạt được sự cân bằng giữahai yêu cầu hệ số khuếch đại lớn và tạp âm nhỏ. Khảo sát Gmax theo các điện áp phân cực Vdc , Vbias, thu được kết quả như đồ thị 4.6. Dựa vào đồ thị ta thấy Gmax đạt được lớn nhất khoảng -0.1 dB với Vbias = 0.3÷0.6V và Vdc>0.35V. Hình 4.6: Đồ thị khảo sát Gmax theo Vbias và Vdc Trong khi đó theo đồ thị hình 4.7 với Vbias0.25 thì tạp âm của mạch tách biên có giá trị xấp xỉ 0 dB. Như vậy để đạt được sự cân bằng giữa NFmin và Gmax tốt nhất cần phân áp với: Vbias = 0.3÷0.5 V, Vdc>0.35V. Hình 4.7: Đồ thị nhiễu theo Vbias và Vdc Tiến hành mô phỏng một chiều với giá trị của Vdc và Vbiasđã xác định ở trên, nhận thấy cặp giá trị : Vbias = 0.5V và Vdc = 0.4 V có chế độ phân cực gần với yêu cầu nhất. Các giá trị một chiều của các đại lượng được biểu diễn ở bảng 4.4 Bảng 4.3: Giá trị một chiều của transistor Tham số Giá trị Tham số Giá trị Vth1 397.129mV Vgs2 500mV Vgs1 363.732mV Vds2 6.24mV Vds1 1.19V Vout 6.24mV Vth2 423.95mV Id1 10.40uA Từ bảng 4.3 cho thấy Vgs1< Vth1, như vậy M1 đã được phân cực ở chế độ đảo ngược yếu, trong khi VDS2< VGS2 – Vth2 , tức là M2 vẫn chưa thể phân cực được ở chế độ bão hòa do VDS quá nhỏ. Tuy nhiên đây là giá trị tốt nhất đã tìm ra của các điện áp phân cực. Trên thực tế, chế độ phân cực của mạch còn phụ thuộc vào kích thước các linh kiện, trở kháng vào ra của mạch. Do vậy kết quả tốt nhất sẽ được xác định khi phối hợp trở kháng và tối ưu kích thước. 4.4.4Phối hợp trở kháng Mục đích của việc phối hợp trở kháng vào và ra là để hạn chế tối đa sự phản xạ tín hiệu tại cửa vào và cửa ra, khi đó các hệ số S11 và S22 có giá trị bé nhất. Để đảm bảo tính thống nhất,ta sẽ phối hợp trở kháng với đầu vào và đầu ra là 50 ohm. Tức là cả trở kháng vào và trở kháng ra sau khi phối hợp sẽ có phần thực là 50 ohm ứng với đường tròn có bán kính bằng 1 (đường tròn R1) trên đồ thị Smith, còn phần ảo sẽ bằng không (ứng với trục ngang của đồ thị Smith) lúc này điểm phối hợp trở kháng sẽ là giao điểm của trục ngang và đường tròn R1 hay chính là tâm của đồ thị Smith. Phối hợp trở kháng đầu vào Đầu tiên, khảo sát Gmin theo số finger n1, n2 (hình 4.8): Trên đồ thị Smith, có thể thấy đồ thị cắt đường tròn1 tại hai điểm lần lượt ứng với giá trị của n1 là 8 và 6, đồng thời vị trị các giao điểm này không phụ thuộc vào n2 hay n2 không ảnh hưởng tới phần thực của trở kháng vào. Hình 4.8: Đồ thị smith khảo sát Gmin theo n1 và n2 Hình 4.9: Đồ thị khảo sát Gmin theo n1, n2 Dựa vào đồ thị hình 4.9 thấy rằng khi n1= 8 thì Gmin đạt được giá trị nhỏ nhất khi n2 không đổi. Với n2>30 thì Gmin đạt được giá trị rất tốt nhỏ hơn -35 dB. Khảo sát S11 theo giá trị tụ C1 và cuộn cảm L1 lần lượt được xác định bởi kích thước là lc1 và số vòng nl1. Đồ thị có dạng như hình 4.10. Hình 4.10:Đồ thị smith khảo sát S11 theo lc1 và nl2 Cần phải đưa phần ảo về 0 do đó chọn giá trị của nl1 và lc1 sao cho điểm hoạt động gần tâm đồ thị nhất. Quan sát đồ thị xác định được lc1 =21μm, nl1 =5.5. Tiếp theo khảo sát S11 theo n1 và n2, kết quả như hình 4.11: Hình 4.11:Đồ thị khảo sát S11 theo n1 và n2 Nhìn vào đồ thị có thể thấy ngay S11 nhận giá trị nhỏ nhất bằng -45dB khi n1=8, và n2 bất kỳ. Như vậy đến bước này có thể phối hợp trở kháng đầu vào 50Ω(điểm phối hợp nằm trên tâm đồ thị Smith), với giá trị các tham số như sau: n1 = 8, n2 = 1÷64, lc1 =21μm,nl1 = 5.5 (vòng). Phối hợp trở kháng đầu ra Cần phải đưa phần thực của S22 về 1 và phần ảo về 0 tương tự như đã làm với S11. Tức phải khảo sát theo n1, n2, lc2.Tuy nhiên do đã xác định được giá trị của n1 khi phối hợp trở kháng vào nên giữ n1 = 8 và khảo sát S22 theo những tham số còn lại. Từ đồ thị hình 4.12 ta xác định được điểm phối hợp trở kháng nằm trên đường tròn R1 khi lc2 = 16μm. Hình 4.12: Đồ thị Smith khảo sát S22 theo lc2 Đưa phần ảo của trở kháng ra về 0 bằng cách khảo sát S22 theo n1 và n2. Kết quả như hình 4.13. Với giátrị thỏa mãn của n2 bằng 40 và n1 giữ nguyên giá trị bằng 8. Hình 4.13: Đồ thị khảo sát S22 theo n1 và n2 Hình 4.14 cho thấy với n1=8, n2 = 40 S22 đạt yêu cầu với giá trị khá bé -15 dB. Hình 4.14: Đồ thị S22 theo n2 khi n1=8 Như vậy, cả trở kháng vào và ra đều được phối hợp theo chuẩn 50Ω. Các tham số của linh kiện cũng được xác định. Dưới đây sẽ trình bày những kết quả đã đạt được bao gồm tham số kích thước của các linh kiện, các giá trị phân cực của mạch, hệ số khuếch đại và hệ số tạp âm, cũng như đặc tính tần số của mạch. 4.4.5 Kết quả a. Các tham số đầu vào sau tối ưu Trong quá trình thiết kế các tham số đầu vào cần tối ưu bao gồm: Các điện áp phân cực, kích thước các linh kiện, chi tiết được nêu ở bảng 4.4. Bảng 4.4: Các tham số sau vào sau khi tối ưu Tham số Giá trị Tham số Giá trị W1 1.2 μm Lc1 21 μm W2 1.2 μm Lc2 16 μm L1 130 ηm Vdd 1.2 V L2 130 ηm Fin 2.4 GHz N1 8 Vin 200 mV N2 40 Vdc 400 mV Nl1 5.5 vòng Vbias 400 mV b. Kết quả phân cực Chế độ phân cực cho các transistor quyết định trực tiếp đến chức năng của mạch (giải điều chế AM). Sau khi tối ưu Gmax, nhiễu và phối hợp trở kháng đã lựa chọn được các điện áp phân cực như bảng 4.2. Giá trị điện áp các giữa các cực, điện áp ngưỡng, và dòng điện qua transistor được nêu trong bảng 4.5. Bảng 4.5: Giá trị điện áp, dòng điện của transistor đã tối ưu Tham số Giá trị Tham số Giá trị Vth1 397.129mV Vgs2 500mV Vgs1 363.732mV Vds2 6.24mV Vds1 1.19V Vout 6.24mV Vth2 423.95mV Id 10.40uA Dựa vào bảng 4.5 có thể thấy: M1 hoạt động chế độ đảo ngược yếu đúng như yêu cầu (VGS1 Vh2, VDS2> VGS2 – Vth2. Tuy nhiên, do VDS2 không quá lớn làm cho dòng Id mà M2 cấp cho M1 nhỏ, ảnh hưởng tới khả năng đảm bảo mức tín hiệu ra đủ lớn của mạch. c. Công suất tiêu thụ, hệ số khuếch đại(Gmax) và hệ số tạp âm tối thiểu NFmin Theo bảng 4.5 với điện áp nguồn là 1.2V, dòng điện chạy qua hai transistor là 9.142μA, khi đó công suất tiêu thụ của toàn mạch sẽ là: Ptiêu thụ = U.I = 1.2*9.142*10-6 = 10.97*-6W = 11μW. Như vậy công suất tiêu thụ lớn hơn yêu cầu (10μW) là 1 μW, kết quả tạm chấp nhận được Hình 4.15 là đồ thị khảo sát Gmax theo tần số, Gmax gần như biến đổi rất ít theo tần số, đấy là kết quả không khả quan, bởi điều này cho thấy mạch không có khả năng chọn lọc về tần số. Tuy nhiên, chức năng chủ yếu của mạch là giải điều chế trực tiếp AM tính chọn lọc tần số phụ thuộc rất nhiều vào các khối trước đặc biệt là khối lọc tần số. Vì vậy đấy là kết quả tạm chấp nhận được. Hình 4.15: Đồ thị khảo sát nhiễu theo tần số Hình 4.16: Đồ thị khảo sát gain theo kích thước transistor Theo đồ thị hình 4.16 có thể thấy Gmax đạt xấp xỉ-0.3 dB khi n1 =8, n2 >40. Hệ số tạp âm cũng đã được tối ưu đáng kể về mức 0 dB (hình 4.17). Hình 4.17: Đồ thị khảo sát nhiễu theo kích thước transistor d. Dạng tín hiệu ra Dạng tín hiệu ra được biểu diễn ở hình 4.18. Tín hiệu vào xung số 200Kbps được điều chế sóng mang biên độ 200mV, tần sô 2.4GHz theo phương thức OOK. Tín hiệu ra là xung vuông được tách từ biên độ của tín hiệu vào với biên độ 181mV. Gần như xung không bị méo, độ trễ sườn lên và sườn xuống rất bé khoảng 9nS. Hình 4.18: Đồ thị dạng tín hiệu ra 4.4.6 Thiết kế layout Áp dụng những cấu trúc tương tự và phương pháp khi thiết kế layout khối LNA, ta có sơ đồ layout tổng thể khối tách biên như sau: Kích thước layout là 380*300 um. L1 M1 M2 C2 C1 Hình 4.19: Sơ đồ layout tổng thể khối tách biên 4.5 Kết luận Như vậy về cơ bản đã thiết kế được mạch tách biên đảm bảo chức năngtách được xung số từ tín hiệu điều chế OOK. Hoàn thành phối hợp trở kháng cho mạch với hệ số phản xạ tín hiệu vào S11 rất bé (-45dB), hệ số phản xạ tín hiệu ra đạt mức yêu cầu (-15dB). Tối ưu được nhiễu cho mạch về mức 0 dB. Hệ số khuếch đại của mạch đạt -0.3dB là mức tạm chấp nhận được. Tuy nhiên, ở trường hợp lý tưởng nhất mạch có thể đạt được hệ số khuếch đại khoảng 0 dB. Nguyên nhân dẫn tới hệ số khuếch đại chưa tốt là do M2 rất khó phân cực ở chế độ bão hòa (vì VDS2 rất bé). Mặc dù trong nghiên cứu này đã phân cực được cho M2 ở chế độ bão hòa, nhưng trên thực tế M2 mới chỉ tiệm cận tới trạng thái bão hòa. Do đó, trong thời gian nghiên cứu tiếp theo, cần phải tìm ra cách phân cực cho M2 bão hòa hoàn toàn. Kết luận Bộ đánh thức được thiết kế sử dụng kiến trúc một bộ thu trực tiếp vừa đảm bảo được chức năng đánh thức bộ truyền thông chính vừa đảm bảo yêu cầu về năng lượng tiêu thụ cực thấp. Căn cứ vào đặc trưng và yêucầu của bộ đánh thức, có hai khối quan trọng nhất đã được thiết kế tới mức layout ứng dụng công nghệ CMOS 130nm và đã đạt được những kết quả khả quan. Khối khuếch đại tạp âm thấp: đã thiết kế được khối LNA với các yêu cầu cơ bản ban đầu đặt ra. Tuy nhiên hệ số tạp âm còn lớn (3.1 dB). Trong thời gian tới, chúng tôi sẽ tiếp tục tối ưu khối LNA theo hướng: Lựa chọn các linh kiện phù hợp hơn để nâng cao đặc tính của mạch, giảm dòng điện tiêu thụ và quan trọng nhất là giảm kích thước của hai cuộn cảm đang chiếm diện tích rất lớn. Bên cạnh đó cần phải tìm hiểu và trang bị kiến thức về layout cho IC tương tự ở tần số cao. Khối tách biên: Đã thiết kế được mạch tách biên có khả năng giải điều chế sóng AM theo phương thức OOK. Với hệ số khuếch đại đạt mức -0.3 dB, nhiễu tương đối thấp chỉ 0dB và vông suất tiêu thụ của cả mạch chưa tới 11μW. Từ tín hiệu vào là chuỗi bit (200Kbps) qua mạch tách biên đã thu được xung số gần như không có méo. Mặc dù hệ số khuếch đại chưa đạt được mức lý tưởng 0 dB, nhưng về cở bản đã đạt yêu cầu. Trong thời gian nghiên cứu tới, sẽ tiến hành tối ưu hệ số khuếch đại của mạch tới mức xấp xỉ mức 0 dB. Hướng tối ưu là cố gắng tạo ra nguồn dòng mạnh hơn với cùng điều kiện phân cực (có thể dùng nhiều transistor mắc song song), phân tích ảnh hưởng của một số tham số khác như điện áp cực đế (body) của hai transistor để tìm được điểm làm việc tốt nhất của chúng . Hai khối quan trọng nhất của bộ đánh thức đã được hoàn thành đánh dấu một bước tiến đáng kể trong việc thiết kế cả hệ thống. Nhờ vậy, nhóm thiết kế sẽ chuyển sang giai đoạn tiếp theo của dự án là thiết kế các khối còn lại bao gồm bộ lọc tần số trước khối LNA và khối khuếch đại số sau khối tách biên. Trên thực tế đã có rất nhiều thiết kế tối ưu cho khối lọc số,vì vậy nhóm có thể chọn phương án tận dụng một thiết kế phù hợp cho bộ đánh thức nhằm rút ngắn thời gian. Như vậy công việc tiếp theo cần thực hiện chỉ là bộ khuếch đại số. Cuối cùng, là việc ghép nối các khối với nhau. Do trong quá trình thiết kế từng khối đã đồng bộ với nhau cho nên việc ghép nối chắc sẽ không gặp phải nhiều khó khăn. Thời điểm hoàn thành thiết kế bộ đánh thức cho mạng cảm biến không dây không còn xa. Một khi nó được ứng dụng vào thực tế, sẽ góp phần thúc đẩy sự phát triển ngày rộng rãi của mạng cảm biến không dây, nhờ cấu trúc phần cứng ngày càng đơn giản, gọn nhẹ hơn, giá thành ngày càng giảm và đặc biệt chất lượng ngày càng đảm bảo. Tài liệu tham khảo [1] Reinhold Ludwig and Pavel Bretchko , RF Circuits Design – Theory and Applications, Prentice Hall. [2] Etienne Sicard and Sonia Delmas Bendhia, Basics of CMOS Cell Design, McGraw-Hill companies, New York 2007. [3] Low Noise Amplifier– Theory, Korea. [4] Marcus Edwall, Low-Noise Aplifier Design and optimization, EISLAB, 2008 [5] Nathan Pletcher and Jan M. Rabaey, Ultra-Low Power Wake-Up Receivers for Wireless Sensor Networks,Electrical Engineering and Computer Sciences University of California at Berkeley, 2008. [6] Christopher Saint and Judy Saint,IC Layout Basic- A Practical Guide, McGraw Hill, 2001. [7] B.P. Otis, Y.H. Chee, R. Lu, N.M. Pletcher, J.M. Rabaey, “An Ultra-Low Power MEMS-Based Two-Channel Transceiver”, Department of Electrical Engineering and Computer ScienceUniversity of California, 2005 [8] 25/06/2011. Phụ lục 1 Quy tắc kích thước khi layout Bảng quy tắc layout. Bảng 1.1: Bảng các quy tắc layout Quy tắc layout 1x. Quy tắc 1.1: Quy tắc layout lớp N-well Quy tắc layout 2x Quy tắc 1.2: Quy tắc layout P+, N+ Quy tắc layout 3x Quy tắc 1.3: Quy tắc layout lớp polysilicon Quy tắc layout 4x Quy tắc 1.4: Quy tắc layout lớp contact Quy tắc layout 5x Quy tắc 1.5: Quy tắc layout lớp kim loại 1.7 Quy tắc layout 6x Quy tắc 1.6: Quy tắc layout lớp via 1.8 Quy tắc layout 7x Quy tắc 1.7: Quy tắc layout lớp via2