Đề tài Biện pháp thỏa đáng bảo mật vô tuyến với FPGA và ASIC

HỌC VIỆN CÔNG NGHỆ BƯU CHÍNH VIỄN THÔNG ĐỒ ÁN TỐT NGHIỆP ĐẠI HỌC Đề tài: Biện pháp thỏa đáng bảo mật vô tuyến với FPGA và ASIC Giáo viên hướng dẫn : Ths. Phạm Khắc Chư Sinh viên thực hiện : Nguyễn Văn Quảng Nội dung đề tài Giới thiệu chung về bảo mật vô tuyến Kiến trúc bảo mật mạng GSM Kiến trúc bảo mật mạng W-CDMA Ứng dụng FPGA trong bảo mật vô tuyến Bảo mật vô tuyến Nhận thực Tính tin cậy Tính toàn vẹn Tính khả dụng Yêu cầu: Các thuật toán mã hoá Mã hóa khóa đối xứng Mã hóa khóa bất đối xứng Hàm băm Mã nhận thực bản tin Chữ ký điện tử Chuẩn mã hóa DES và AES Mã hóa khóa đối xứng Bản tin gốc Bản tin gốc Bản tin đã mã hóa SYM SYM Khóa bí mật SKc SKc Kênh C Nguyên lý mã hóa đối xứng Khóa bí mật Mã hóa khóa bất đối xứng Nguyên lý mã hóa bất đối xứng và thuật toán RSA Bản tin gốc Bản tin gốc Bản tin đã mã hóa ASYM ASYM Khóa bí mật KXu KYu Khóa công khai Khóa công khai Quản lý khóa mật mã Tạo khóa Lưu trữ khóa Phân phối khóa Thay đổi khóa Hủy khóa Kiến trúc bảo mật GSM Kiến trúc bảo mật mạng GSM Các thành phần bảo mật GSM AuC HLR VLR Thẻ SIM IMSI và TMSI Thuật toán mã hoá TDMA Nhảy tần EIR/IMEI Thủ tục mã hóa dữ liệu trong GSM Bảo mật GSM Sử dụng các thuật toán mã hóa bí mật Khóa mã hóa trực tiếp dữ liệu Kc được sinh ngẫu nhiên Độ dài khóa nhận thực thuê bao Ki : 128 bit Phạm vi mã hóa dữ liệu : Um Không nhận thực mạng Không được bảo mật trong mạng lõi Thủ tục truyền khóa không an toàn Khả năng bẻ gãy khóa hiện nay : 20 giờ Kiến trúc bảo mật W-CDMA Kiến trúc bảo mật mạng W-CDMA Yêu cầu bảo mật: Nhận thực chéo lẫn nhau. Đảm bảo tính tin cậy của bản tin báo hiệu cũng như số liệu. Đảm bảo tính toàn vẹn của bản tin báo hiệu. Cấu trúc: Nhận thực: Giao thức thỏa thuận khóa và nhận thực (AKA). Tính tin cậy: thuật toán f8 . Tính toàn vẹn: thuật toán f9. Mã hóa khối: thuật toán KASUMI. Thuật toán đảm bảo tính tin cậy của bản tin báo hiệu và số liệu – f8 Đảm bảo tính tin cậy của cả thông tin báo hiệu và số liệu. Là thuật toán mã hóa xoắn để tạo chuỗi khóa để XOR với thông tin cần truyền. Sử dụng cả ở phía thu và phía phát. Là thuật toán được thực hiện bằng cách liên kết các khối KASUMI với nhau ở chế độ Hồi tiếp đầu ra (OFB). Thuật toán đảm bảo tính toàn vẹn của bản tin báo hiệu – f9 Sử dụng ở cả phía phát và phía thu. Tính toán mã nhận thực bản tin (MAC) ở cả hai phía. Được thực hiện bằng cách liên kết các khối KASUMI với nhau ở chế độ chuỗi các khối mã hóa (CBC). KASUMI Thuật toán mã hóa khối KASUMI Kiến trúc tám vòng xử lý Đầu vào bản tin gốc là đầu vào của vòng đầu tiên Khối dữ liệu được mã hóa là đầu ra của vòng cuối cùng Khóa mật mã K được dùng để tạo tập khóa vòng (KLi, KOi, KIi) cho mỗi vòng i Mỗi vòng tính toán theo một hàm f khác nhau, phụ thuộc vào tập khóa vòng Thuật toán là đối xứng, dùng chung cho cả mã hoá và giải mã Có khả năng cài đặt cả trên phần mềm lẫn phần cứng ỨNG DỤNG FPGA TRONG  BẢO MẬT VÔ TUYẾN Thiết kế thuật toán KASUMI trên FPGA Thuật toán KASUMI cho phép cài đặt cả trên phần mềm và phần cứng: Cài đặt trên phần mềm bằng ngôn ngữ assembly chạy trên bộ xử lý Intel Pentium III – 800 MHz đạt tốc độ mã hóa tối đa 230 Mbps. Cài đặt trên FPGA – 50 000 cổng : 800 Mbps. Cài đặt trên FPGA, phiên bản nhỏ gọn – 7600 cổng : 72 Mbps Thiết kế thuật toán KASUMI, phiên bản nhỏ gọn sử dụng tối thiểu tài nguyên FPGA Thiết kế phân cấp theo các hàm FL, FO, FI, S-box Tái sử dụng các modul theo kiến trúc vòng làm giảm tốc độ mã hóa Thuật toán KASUMI 1 2 3 Thuật toán KASUMI 4 Kết luận Nghiên cứu các thủ tục nhận thực và bảo mật trong mạng GSM và W-CDMA. Nghiên cứu các thuật toán mã hóa đối xứng và bất đối xứng, đặc biệt là thuật toán KASUMI ứng dụng trong W-CDMA. Tìm hiểu phương pháp thiết kế thuật toán KASUMI trên FPGA. Xin chân thành cảm ơn! CPLD và FPGA CPLD và FPGA Bao gồm các cổng logic (AND, OR, NOT) có khả năng cấu hình được. Cho phép cấu hình lại ngay trong hệ thống, chỉ trong vài giây. Mật độ tích hợp cao Giải pháp hiệu quả cao, giá rẻ FPGA - Field Programmable Gate Array Liên kết cấu hình được Khối I/O (IOB) Khối Logic cấu hình được (CLB) Bộ đệm ba trạng thái Khối quản lý đồng hồ (DCM) Cấu trúc CLB và Slice Mỗi CLB gồm bốn Slice Ma trận chuyển mạch cung cấp truy nhập tới các tài nguyên chung Định tuyến tới các Slice hoặc CLB khác Cấu trúc chi tiết một Slice LUT MUX Logic nhớ Flip-Flop