Bài giảng môn Điện - Điện tử - Các hệ vi xử lý thế hệ mới

Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới MỤC LỤC LỜI NÓI ĐẦU.................................................................................................................1 CHƯƠNG1. HỌ VI ĐIỀU KHIỂN 8051........................................................................4 1.1. GIỚI THIỆU CẤU TRÚC PHẦN CỨNG HỌ MCS-51 (89C51): ......................4 1.1.1. Giới thiệu họ MCS -51 ..................................................................................4 1.1.2. KHẢO SÁT SƠ ĐỒ CHÂN 89C51, CHỨC NĂNG TỪNG CHÂN ...........5 1.1.2.1 Sơ đồ chân 89C51...................................................................................5 1.1.2.2. Chức năng các chân của 89C51..............................................................6 1.1.3. CẤU TRÚC BÊN TRONG VI ĐIỀU KHIỂN..............................................8 1.1.3.1. Tổ chức bộ nhớ .......................................................................................8 1.1.3.2. Các thanh ghi có chức năng đặc biệt: ...................................................11 1.1.3.3. Bộ nhớ ngoài (External memory):........................................................14 1.1.4. HOẠT ĐỘNG TIMER CỦA 89C51...........................................................16 1.1.4.1. Giới thiệu..............................................................................................16 1.1.4.2. Thanh ghi điều khiển Timer TCON: ....................................................17 1.1.4.3. Thanh ghi mode timer (TMOD):..........................................................18 1.1.4.4. Các mode và cờ tràn .............................................................................18 1.1.4.5. Các nguồn xung clock (CLOCK SOURCES):.....................................20 1.1.4.6. Sự bắt đầu, dừng và điều khiển các timer: ...........................................21 1.1.4.7. Sự khởi động và truy xuất các thanh ghi timer: ...................................22 1.1.5. CỔNG NỐI TIẾP ........................................................................................22 1.1.5.1. Giới thiệu:.............................................................................................22 1.1.5.2. Thanh ghi port nối tiếp: ........................................................................23 1.1.5.3. Các chế độ hoạt động ..........................................................................24 1.1.6. TỔ CHỨC NGẮT CỦA MCS51 ................................................................26 1.1.6.1. Ưu tiên ngắt: .........................................................................................27 1.1.6.2. Hỏi vòng tuần tự:..................................................................................27 1.1.7. TÓM TẮT TẬP LỆNH CỦA 89C51 ..........................................................28 1.1.7.1. Các chế độ định vị địa chỉ (addressing mode): ....................................28 1.1.7.2. Tóm tắt tập lệnh của họ MCS – 51:......................................................28 1.2 VI ĐIỀU KHIỂN AT89C55................................................................................31 1.2.1 Đặc trưng.................................................................................................31 1.2.2. Phần mô tả ...................................................................................................32 1.3 VI ĐIỀU KHIỂN AT89C54/58...........................................................................48 1.3.1 Mô tả.............................................................................................................48 1.3.2.Tổ chức bộ nhớ .............................................................................................49 1.4 VI ĐIỀU KHIỂN AT89C2051...........................................................................55 1.4.1 Đặc trương của AT89C2051 ........................................................................55 1.4.2 Mô tả.............................................................................................................55 CHƯƠNG 2. HỌ VI ĐIỀU KHIỂN AVR AT90S8535................................................57 2.1 Các đặc tính .........................................................................................................57 2.2. Phần mô tả ......................................................................................................59 CHƯƠNG 3. CÔNG NGHỆ CHIP PSoC .....................................................................77 3.1 Chíp PSoC CY8C29x66 .................................................................................77 3.1.1 Chức năng................................................................................................77 3.1.2 Sơ lược chức năng của PSoC ..................................................................79 3.2. Ngôn ngữ lập trình cho PSoC.........................................................................84 3.3 Giới thiệu những nét cơ bản về IDE...............................................................85 Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 1 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới TÀI LIỆU THAM KHẢO.............................................................................................98 MỤC LỤC .......................................................................................................................1 Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 2 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới LỜI NÓI ĐẦU Trong sự phát triển của đất nước, Tự động hoá đóng vai trò rất quan trọng trong sự phát triển đó. Các hệ thống tự động hoá được ứng dụng trong mọi lĩnh vực của đời sống xã hội cũng như trong các dây truyền sản xuất. Để xây dựng lên các hệ thống tự động hoá phải cần rất nhiều kiến thức như: Phân tích hệ thống, thiết kế đánh giá hệ thống, kiến thức về phần cứng, kiến thức về phần mềm. Vì vậy đòi hỏi các kỹ sư tự động hoá phải có một nền kiến thức vững vàng. Tài liệu này cung cấp các kiến thức bổ xung cho môn vi xử lý. Nội dung của tài liệu gồm 3 chương: Chương 1: Cung cấp kiến thức cơ bản cho vi điều khiển họ 8051 như: AT89C2051, AT89C51/52, AT89C55WD, SST89C54/58. Chương 2: Mô tả những kiến thức chung nhất về họ vi điều khiển AVR: AT90S8535 và AT89LS8535. Chương 3: Cung cấp một vi điều khiển PSoC. Vi điều khiển này đang được sử dụng nhiều trong công nghiệp. Tài liệu này được soạn trong một thời gian ngắn nên còn rất nhiều lỗi. Tác giả rất mong được sự góp ý của các độc giả. Mọi thắc mắc xin liên hệ với tác giả tại Bộ môn Điều khiển tự động - Khoa CNTT - Đại học Thái Nguyên. Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 3 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới CHƯƠNG1. HỌ VI ĐIỀU KHIỂN 8051 1.1. GIỚI THIỆU CẤU TRÚC PHẦN CỨNG HỌ MCS-51 (89C51): 1.1.1. Giới thiệu họ MCS -51 * MCS-51 là họ IC (integrated circuit) vì điều khiển (Microcontroller) do hãng Intel sản xuất. Các IC tiêu biểu cho họ MSC-51 là: 8051, 8031, 89C51, 892051, 8751,... Việc xử lý trên Byte và các toán số học ở cấu trúc dữ liệu được thực hiện bằng nhiều chế độ truy xuất dữ liệu nhanh trên RAM nội. Tập lệnh cung cấp một bảng tiện dụng của những lệnh số học 8 Bit gồm cả lệnh cộng, trừ, nhân và lệnh chia. Nó cung cấp những hỗ trợ mở rộng trên Chip dùng cho những biến một Bit như là kiểu dữ liệu riêng biệt cho phép quản lý và kiểm tr a Bit trực tiếp trong điều khiển. * 89C51 là một vi điều khiển 8 Bit, chế tạo theo công nghệ CMOS chất lượng cao, với 4 KB EEPROM (Flash Programmable and erasable read only memory). Thiết bị này được chế tạo bằng cách sử dụng bộ nhớ không bốc hơi mật độ cao của ATMEL và tương thích với chuẩn công nghiệp MCS – 51 về tập lệnh và các chân ra. ATMEL AT89C51 là một vi điều khiển mạnh (có công suất lớn) mà nó cung cấp một sự linh động cao và giải pháp về giá cả đối với nhiều ứng dụng vì điều khiển. Các đặc điểm của 89C51 được tóm tắt như sau: * 4 KB bộ nhớ có thể lập trình lại nhanh. * Tần số hoạt động từ: 0Hz đến 24 MHz. * 2 bộ Timer/counter 16 Bit * 128 Byte RAM nội * 4 Port xuất/ nhập I/O 8 bít * Giao tiếp nối tiếp * 64 KB vùng nhớ mã ngoài * 64 KB vùng nhớ dữ liệu ngoài * Xử lý Boolean (hoạt động trên bit đơn) * 210 vị trí nhớ có thể định vị bit. Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 4 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Hình 1.1. Sơ đồ khối MSC-51 1.1.2. KHẢO SÁT SƠ ĐỒ CHÂN 89C51, CHỨC NĂNG TỪNG CHÂN 1.1.2.1 Sơ đồ chân 89C51 Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 5 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Hình 1.2. Sơ đồ chân IC 89C51 1.1.2.2. Chức năng các chân của 89C51 89C51 có tất cả 40 chân có chức năng như các đường xuất nhập. Trong đó có 24 chân có tác dụng kép (có nghĩa 1 chân có 2 chức năng), mỗi đường có thể hoạt động như đường xuất nhập hoặc như đường điều khiển hoặc là thành phần của các bus dữ liệu và bus địa chỉ. a. Các Port: Port 0: là port có 2 chức năng ở các chân 32 – 39 của 89C51. Trong các thiết kế cỡ nhỡ không dùng hộ nhớ mở rộng nó có chức năng như các đường I/O. Đối với các thiết kế cỡ lớn có bộ nhớ mở rộng, nó được kết hợp giữa bus địa chỉ và bus dữ liệu. Port 1: là port I/O trên các chân 1 – 8. Các chân được ký hiệu P1.0, P1.2,... có thể dùng cho giao tiếp với các thiết bị ngoài nếu cần. Port 1 không có chức năng khác, vì vậy chúng chỉ được dùng cho giao tiếp với các thiết bị bên ngoài. Port 2: là 1 port có tác dùng kép trên các chân 21 – 28 được dùng như các đường xuất nhập hoặc là byte cao của bus địa chỉ đối với các thiết bị dùng bộ nhớ mở rộng. Port 3: Port 3 là port có tác dụng kép trên các chân 10-17. Các chân của port này có nhiều chức năng, các công dụng chuyển đổi có liên hệ với các đặc tính đặc biệt của 89C51 như ở bảng sau: Bit Tên Chức năng chuyển đổi Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 6 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới P3.0 RXT Ngõ vào dữ liệu nối tiếp P3.1 TXD Ngõ xuất dữ liệu nối tiếp P3.2 INT0\ Ngõ vào ngắt 0 P3.3 INT1\ Ngõ vào ngắt 1 P3.4 T0 Ngõ vào của TIMER/ COUNTER 0 P3.5 T1 Ngõ vào của TIMER/ COUNTER 1 P3.6 WR\ Tín hiệu ghi dữ liệu lên bộ nhớ ngoài P3.7 RD\ Tín hiệu đọc bộ nhớ dữ liệu ngoài b. Các ngõ tín hiệu điều khiển: * Ngõ tín hiệu PSEN (Program store enable): * PSEN là tín hiệu ngõ ra ở chân 29 có tác dụng cho phép đọc bộ nhớ chương trình mở rộng thường được nói đến chân 0E\ (output enable) của EPROM cho phép đọc các byte mã lệnh. * PSEN ở mức thấp trong thời gian Microcontroller 89C51 lấy lệnh. Các mã lệnh của chương trình được đọc từ EPROM qua bus dữ liệu và được chốt vào thanh ghi lệnh bên trong 89C51 để giải mã lệnh. Khi 89C51 thi hành chương trình trong ROM nội PSEN sẽ ở mức logic 1. * Ngõ tín hiệu điều khiển ALE (Address Latch Enable): • Khi 89C51 truy xuất bộ nhớ bên ngoài, port 0 có chức năng là bus địa chỉ và bus dữ liệu do đó phải tách các đường dữ liệu và địa chỉ. Tín hiệu ra ALE ở chân thứ 30 dùng làm tín hiệu điều khiển để giải đa hợp các đường địa chỉ và dữ liệu khi kết nói chúng với IC chốt. • Tín hiệu ra ở chân ALE là một xung trong khoảng thời gian port 0 đóng vai trò là địa chỉ thấp nên chốt địa chỉ hoàn toàn tự động. * Ngõ tín hiệu EA\ (External Acces): Tín hiệu vào /EA ở chân 31 thường được mắc lên nguồn. Nếu ở mức 1, 89C51 thi hành chương trình từ ROM nội trong khoảng địa chỉ thấp 8 Kbyte. Nếu ở mức 0, 89C51 sẽ thi hành chương trình từ bộ nhớ mở rộng. Chân /EA được lấy làm chân cấp nguồn 21V khi lập trình cho EPROM trong 89C51. * Ngõ tín hiệu RST (Reset): Ngõ vào RST ở chân 9 là ngõ vào Reser của 89C51. Khi ngõ vào tín hiệu này đưa lên cao ít nhất là 2 chu kỳ máy, các thanh ghi bên trong được nập những giá trị thích hợp để khởi động hệ thống. Khi cấp điện mạch tự động Restet. Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 7 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới * Các ngõ vào bộ giao động X1, X2: Bộ dao động được tích hợp bene trong 89C51, khi sử dụng 89C51 người thiết kế chỉ cần kết nối thêm thạch anh và các tụ như hình vẽ trong sơ đồ. Tần số thạch anh thường sử dụng cho 89C51 là 12 Mhz. * Chân 40 (Vcc) được nổi lên nguồn 5V. 1.1.3. CẤU TRÚC BÊN TRONG VI ĐIỀU KHIỂN ON – CHIP Memory CODE Memory Được chọn qua PSEN DATA Memory Được chọn qua RD&WR 1.1.3.1. Tổ chức bộ nhớ FFFF FFFF FF 00 0000 0000 Bộ nhớ trên chip External Momery Hình 1.3. Sơ đồ bộ nhớ Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 8 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Hình 1.4. Bản đồ bộ nhớ Data trên Chip như sau: 7F FF F0 F7 F6 F5 F4 F3 F2 F1 F0 B E0 E7 E6 E5 E4 E3 E2 E1 E0 ACC D0 D7 D6 D5 D4 D3 D2 D1 D0 PSW 30 RAM đa dụng B8 - - - BC BB BA B9 B8 IP 2F 7F 7E 7D 7C 7B 7A 79 78 2E 77 76 75 74 73 72 71 70 B0 B7 B6 B5 B4 B3 B2 B1 B0 P.3 2D 6F 6E 6D 6C 6B 6A 69 68 2C 67 66 65 64 63 62 61 60 A8 AF AC AB AA A9 A8 IE 2B 5F 5E 5D 5C 5B 5A 59 58 2A 57 56 55 54 53 52 51 50 A0 A7 A6 A5 A4 A3 A2 A1 A0 P2 29 4F 4E 4D 4C 4B 4A 49 48 28 47 46 45 44 43 42 41 40 99 Không được địa chỉ hóa bit SBUF 27 3F 3E 3D 3C 3B 3A 39 38 98 9F 9E 9D 9C 9B 9A 99 98 SCON 26 37 36 35 34 33 32 31 30 25 2F 2E 2D 2C 2B 2A 29 28 90 97 96 95 94 93 92 91 90 P1 24 27 26 25 24 23 22 21 20 23 1F 1E 1D 1C 1B 1A 19 18 8D Không được địa chỉ hóa bit TH1 22 17 16 15 14 13 12 11 10 8C Không được địa chỉ hóa bit TH0 21 0F 0E 0D 0C 0B 0A 09 08 8B Không được địa chỉ hóa bit TL1 20 07 06 05 04 03 02 01 00 8A Không được địa chỉ hóa bit TL0 1F 89 Không được địa chỉ hóa bit TMOD 18 Bank 3 88 8F 8E 8D 8C 8B 8A 89 88 TCON 17 87 Không được địa chỉ hóa bit PCON 10 Bank 2 0F 83 Không được địa chỉ hóa bit DPH 08 Bank 1 82 Không được địa chỉ hóa bit DPL 07 81 Không được địa chỉ hóa bit SP 00 Bank thanh ghi 0 (Mặc định cho R0 – R7) 88 87 86 85 84 83 82 81 80 P0 RAM đa mục đích RAM CÁC THANH GHI CHỨC NĂNG ĐẶC BIỆT - Bộ nhớ trong 89C51 bao gồm ROM và RAM. RAM trong 89C51 bao gồm nhiều thành phần: phần lưu trữ đa dụng, phần lưu trữ địa chỉ hóa từng bit, các bank thanh ghi và các thanh ghi chức năng đặc biệt. - 89C51 có bộ nhớ theo cấu trúc Harvard: có những vùng bộ nhớ riêng biệt cho chương trình và dữ liệu. Chương trình và dữ liệu có thể chứa bên trong 89C51 nhưng 89C51 vẫn có thể kết nối với 64K byte bộ nhớ chương trình và 64K byte dữ liệu. Các đặc tính cần chú ý là:  Các thanh ghi và các port xuất nhập đã được định vị (xác định) trong bộ nhớ và có thể truy xuất trực tiếp giống như ca cơ sở địa chỉ bộ nhớ khác.  Ngăn xếp bên trong Ram nội nhỏ hơn so với Ram ngoại. Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 9 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới  RAM bên trong 89C51 được phân chia như sau:  Các bank thanh ghi có địa chỉ từ 00H đến 1FH.  RAM địa chỉ hóa từng bit có địa chỉ từ 20H đến 2FH.  RAM đa dụng từ 30H đến 7FH.  Các thanh ghi chức năng đặc biệt từ 80H đến FFH. a. RAM đa dụng: Mặc dù trên hình vẽ cho thấy 80 byte đa dụng chiếm các địa chỉ từ 30H đến 7FH, 32 byte dưới từ 00H đến 1FH cũng có thể dùng với mục đích tương tự (mặc dù các địa chỉ này đã có mục đích khác). - Mọi địa chỉ trong vùng RAM đa dụng đều có thể truy xuất tự do dùng kiểu địa chỉ trực tiếp hoặc gián tiếp. b. RAM có thể truy xuất từng bit: - 89C51 chứa 210 bit được địa chỉ hóa, trong đó có 128 bit có chứa các byte có chứa các địa chỉ từ 20F đến 2FH và các bit còn lại chứa trong nhóm thanh ghi có chức năng đặc biệt. - Ý tưởng truy xuất từng bit bằng phần mềm là các đặc tính mạnh của microcontroller xử lý chung. Các bit có thể được đặt, xóa, AND, OR, ..., với 1 lệnh đơn. Đa số các microcontroller xử lý đòi hỏi một chuỗi lệnh đọc – sửa – ghi để đạt được mục đích tương tự. Ngoài ra các port cũng có thể truy xuất được từng bit. + 128 bit truy xuất từng bit này cũng có thể truy xuất như các byte hoặc như các bit phụ thuộc vào lệnh được dùng. c. Các bank thanh ghi: - 32 byte thấp của bộ nhớ nội được dành cho các bank thanh ghi. Bộ lệnh 89C51 hỗ trợ 8 thanh ghi có tên là R0 đến R7 và theo mặc định sau khi reset hệ thống, các thanh ghi này có các địa chỉ từ 00H đến 07H. - Các lệnh dùng các thanh ghi R0 đến R7 sẽ ngắn hơn và nhanh hơn so với các lệnh có chức năng tương ứng dùng kiểu địa chỉ trực tiếp. Các dữ liệu được dùng thường xuyên nên dùng một trong các thanh ghi này. - Do có 4 bank thanh ghi nên tại một thời điểm chỉ có một bank thanh ghi được truy xuất bởi các thanh ghi R0 đến R7 để chuyển đổi việc truy xuất các bank thanh ghi ta phải thay đổi các bit chọn bank trong thanh ghi trạng thái. Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 10 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới 1.1.3.2. Các thanh ghi có chức năng đặc biệt: - Các thanh ghi nội của 89C51 được truy xuất ngầm định bởi bộ lệnh. - Các thanh ghi trong 89C51 được định dạng như một phần của RAM trên chip vì vậy mỗi thanh ghi sẽ có một địa chỉ (ngoại trừ thanh ghi bộ đếm chương trình và thanh ghi lệnh vì các thanh ghi này hiếm khi bị tác động trực tiếp). Cũng như R0 đến R7, 89C51 có 21 thanh ghi có chức năng đặc biệt (SFR: Special Function Register) ở vùng trên của RAM nội từ địa chỉ 80H đến FFH. * Chú ý: Tất cả 128 địa chỉ từ 80H đến FFH không được định nghĩa, chỉ có 21 thanh ghi có chức năng đặc biệt được định nghĩa sẵn các địa chỉ. - Ngoại trừ thanh ghi A có thể được truy xuất ngầm như đã nói, đa số các thanh ghi có chức năng đặc biệt SFR có thể địa chỉ hóa từng bit hoặc byte. Thanh ghi trạng thái chương trình (PSW: Prorgam Status Word): ở địa chỉ D0H BIT SYMBOL ADDRESS DESCRIPTION PSW.7 CY D7H Cờ nhớ PSW.6 AC D6H Cờ nhớ phụ PSW.5 F0 D5H Cờ 0 PSW.4 RS1 D4H Bit 1 chọn bank thanh ghi PSW.3 RS0 D3H Bit 0 chọn bank thanh ghi 00 = Bank 0; address 00h ÷ 07H 01 = Bank 1; address 08H ÷ 0FH 10 = Bank 2; address 10H ÷ 17H 11 = Bank 3; address 18H ÷ 1FH PSW.2 OV D2H Cờ tràn PSW.1 - D1H Dự trữ PSW.0 P D0H Cờ parity chẵn Chức năng từng bit trạng thái chương trình: + Cờ Carry CY: Cờ nhớ có tác dụng kép. Thông thường nó được dùng cho các lệnh toán học: C = 1 nếu phép toán cộng có sự tràn hoặc phép trừ có mượn và ngược lại C = 0 nếu phép toán cộng không tràn và phép trừ không có mượn. + Cờ Carry phụ AC: Khi cộng những giá trị BCD (Binary Code Decimal), cờ nhớ phụ AC được set nếu kết quả 4 bit thấp nằm trong phạm vi điều khiển 0AH ÷ 0FH. Ngược lại AC = 0. + Cờ 0 (Flag 0): Cờ 0 (F0) là 1 bit cờ đa dụng dùng cho các ứng dụng của người dùng. Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 11 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới + Những bit chọn bank thanh ghi truy xuất: RS1 và RS0 quyết định dãy thanh ghi tích cực. Chúng được xóa sau khi reset hệ thống và được thay dodỏi bởi phần mềm khi cần thiết. Tùy theo RS1, RS0 = 00, 01, 10, 11 sẽ được chọn Bank tích cực tương ứng là Bank 0, Bank 1, Bank 2, Bank 3. RS1 RS0 BANK 0 0 0 0 1 1 1 0 2 1 1 3 + Cờ tràn OV: Cờ tràn được set sau một hoạt động cộng hoặc trừ nếu có sự tràn toán học. Khi các số có dấu được cộng hoặc trừ với nhau, phần mềm có thể kiểm tra bit này để xác định xem kết quả có nằm trong tầm xác định không. Khi các số không có dấu được cộng bit OV được bỏ qua. Các kết quả lớn hơn +127 hoặc nhỏ hơn – 128 thì bit OV = 1. + Bit Party (P): Bit tự động được set hay Clear ở mỗi chu kỳ máy để lập Parity chẵn với thanh ghi A. Sự đếm các bit 1 trong thanh ghi A cộng với bit Parity luôn luôn chẵn. Ví dụ A chứa 10101101B thì bit P set lên một để tổng số bit 1 trong A và P tạo thành số chẵn. Bit Parity thường được dùng trong sự kết hợp với những thủ tục của Port nối tiếp để tạo ra bit Parity trước khi phát đi hoặc kiểm tra bit Parity sau khi thu. +Thanh ghi B: Thanh ghi B ở địa chỉ F0H được dùng cùng với thanh ghi A cho các phép toán nhân chia. Lệnh MUL AB ⇐ lấy A chia B, kết quả nguyên đặt vào A, số dư đặt vào B. Thanh ghi B có thể được dùng như một thanh ghi đệm trung gian đa mục đích. Nó là nhưng bit định vị thông qua những địa chỉ từ F0H ÷ F7H. + Con trỏ Ngăn xếp SP (Stack Pointer): Con trỏ ngăn xếp là một thanh ghi 8 bit ở địa chỉ 81H. Nó chứa địa chỉ của byte dữ liệu hiện hành trên đỉnh ngăn xếp. Các lệnh trên ngăn xếp bao gồm các lệnh cất dữ liệu vào ngăn xếp (PUSH) và lấy dữ liệu ra khỏi ngăn xếp (POP). Lệnh cất dữ liệu vào ngăn xếp sẽ làm tăng SP trước khi ghi dữ liệu và lệnh lấy ra khỏi ngăn xếp sẽ làm giảm SP. Ngăn xếp của 8031/8051 được giữ trong RAM nội và giới hạn các địa chỉ có thể truy xuất bằng địa chỉ gián tiếp, chúng là 128 byte đầu của 89C51. - Để khởi động SP với ngăn xếp bắt đầu tại địa chỉ 60H, các lệnh sau đây được dùng: MOV SP, # 5F. Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 12 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới - Với lệnh trên thì ngăn xếp của 89C51 chỉ có 32 byte vì địa chỉ cao nhất của RAM trên chip là 7FH. Sở dĩ giá trị 5FH được nạp vào SP vì SP tăng lên 60H trước khi cất byte dữ liệu. - Khi Reset 89C51, SP sẽ mang giá trị mặc định là 07H và dữ liệu đầu tiên sẽ được cất vào ô nhớ ngăn xếp có địa chỉ 08H. Nếu phần mềm ứng dụng không khởi động SP một giá trị mới thì bank thanh ghi 1 có thể cả 2 và 3 sẽ không dùng được vì vùng RAM này đã được dùng làm ngăn xếp. Ngăn xếp được truy xuất trực tiếp bằng các lệnh PUSH và POP để lưu trữ tạm thời và lấy lại dữ liệu, hoặc truy xuất ngầm bằng lệnh gọi chương trình con (ACALL, LCALL) và các lệnh trở về (RET, RETI) để lưu trữ giá trị của bộ đếm chương trình khi bắt đầu thực hiện chương trình con và lấy lại khi kết thúc chương trình con. + Con trỏ dữ liệu DPTR (Data Pointer): Con trỏ dữ liệu (DPTR) được dùng để truy xuất bộ nhớ ngoài là một thanh ghi 16 bit ở địa chỉ 82H (DPL: byte thấp) và 83H (DPH: byte cao). Ba lệnh sau sẽ ghi 55H vào RAM ngoài ở địa chỉ 1000H: MOV A, # 55H MOV DPTR, # 1000H MOV @ DPTR, A Lệnh đầu tiên dùng để nạp 55H vào thanh ghi A. Lệnh thứ hai dùng để nạp địa chỉ của ô nhớ cần lưu giá trị 55H vào con trỏ dữ liệu DPTR. Lệnh thứ ba sẽ di chuyển nội dung thanh ghi A (là 55H) vào ô nhớ RAM bên ngoài có địa chỉ chứa trong DPTR (là 1000H). + Các thanh ghi Port (Port Register): Các Port của 89C51 bao gồm Port 0 ở địa chỉ 80H. Port 1 ở địa chỉ 90H, Port 2 ở địa chỉ A0H và Port 3 ở địa chỉ B0H. Tất cả các Port này đều có thể truy xuất từng bit nên rất thuận tiện trong khả năng giao tiếp. + Các thanh ghi Timer (Timer Register): 89C51 có chứa hai bộ định thời/ bộ đếm 16 bit được dùng cho việc định thời được đếm sự kiện. Timer 0 ở địa chỉ 8AH (TL0: byte thấp) và 8CH (TH0: byte cao). Timer 1 ở địa chri 8BH (TL1: byte thấp) và 8DH (TH1: byte cao). Việc khởi động timer được SET bởi Timer Mode (TMOD) ở địa chỉ 89H và thanh ghi điều khiển Timer (TCON) ở địa chỉ 88H. Chỉ có TCON được địa chỉ hóa từng bit. + Các thanh ghi Port nối tiếp (Serial Port Register): 89C51 chứa một Port nối tiếp cho việc trao đổi thông tin với các thiết bị nối tiếp như máy tính, modem hoặc giao tiếp nối tiếp với các IC khác. Một thanh ghi đệm dữ liệu nối tiếp (SBUF) ở địa chỉ 99H sẽ dữ cả hai dữ liệu truyền và dữ liệu nhập. Khi truyền dữ liệu ghi lên SBUF, khi Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 13 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới nhận dữ liệu thì đọc SBUF. Các mode vận khác nhau được lập trình qua thanh ghi điều khiển Port nối tiếp (SCON) được địa chỉ hóa từng bit ở địa chỉ 98H. + Các thanh ghi ngắt (Interrupt Register): 89C51 có cấu trúc 5 nguồn ngắt, 2 mức ưu tiên. Các ngắt bị cấm sau khi bị reset hệ thống và sẽ được cho phép bằng việc ghi thanh ghi cho phép ngắt (IE) ở địa chỉ A8H. Cả hai được địa chỉ hóa từng bit. + Thanh ghi điều khiển nguồn PCON (Power Control Register): Thanh ghi PCON không có bit định vị. Nó ở địa chỉ 87H chứa nhiều bit điều khiển. Thanh ghi PCON được tóm tắt như sau:  Bit 7 (SMOD): Bit có tốc độ Baud ở mode 1, 2, 3 ở Port nối tiếp khi set.  Bit 6, 5, 4: Không có địa chỉ.  Bit 3 (GF1): Bit cờ đa năng 1.  Bit 2 (GF0): Bit cờ đa năng 2.  Bit 1 (PD): Set để khởi động mode Power Down và thoát để reset.  Bit 0 (IDL): Set để khởi động mode Idle và thoát khi ngắt mạch hoặc reset. Các bit điều khiển Power Down và Idle có tác dụng chính trong tất cả các IC họ MSC – 51 nhưng chỉ được thi hành trong sự biên dịch của CMOS. 1.1.3.3. Bộ nhớ ngoài (External memory):  89C51 có khả năng mở rộng bộ nhớ lên đến 64K byte bộ nhớ chương trình và 64K byte bộ nhớ dữ liệu ngoài. Do đó có thể dùng thêm RAM và ROM nếu cần.  Bộ nhớ dữ liệu ngoài là một bộ nhớ RAM được đọc hoặc ghi khi được cho phép của tín hiệu RD\ và WR. Hai tín hiệu này nằm ở chân P3.7 (RD) và P3.6 (WR). 4. Hoạt động Reset: **89C51 có 2 cách thực hiện reset: reset bằng tay hoặc reset tự động. • Reset tự động: Hình 1.6. Reset tự động: Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 14 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới - Mạch Autoreset thường được dùng để xác định trạng thái đầu tiên của mạch ngay khi vừa cấp nguồn để mạch luôn luôn hoạt động đúng như yêu cầu thiết kế. Khi chưa cấp nguồn điện áp trên tụ bằng 0V, nên khi vừa cấp điện tụ nạp từ 0V -> Vcc, do đó khi cấp điện thì điện áp đưa vào chân Reset là Vcc, nên mạch tự động hệ thống. • Reset bằng tay: Hình 1.7. Reset bằng tay - Thường trong hệ thống rất cần động tác Reset khi mạch đang hoạt động, do đó chỉ có mạch Reset khi vừa bật máy là chưa đủ. Việc thiết kế mạch Reset bằng tay rất đơn giản chỉ việc thêm vào mạch Reset tự động một SW và điện trở như hình. Nguyên lý mạch giống như mạch Reset tự động. - Trang thái của tất cả các thanh ghi trong 89C51 sau khi reset hệ thống: Thanh ghi Nội dung Đếm chương trình PC 0000H Thanh ghi tích lũy A 00H Thanh ghi B 00H Thanh ghi thái PSW 00H SP 07H DPRT 0000H Port 0 đến port 3 FFH IP XXX0 0000 B IE 0X0X 0000 B Các thanh ghi định thời 00H SCON SBUF 00H PCON (HMOS) 0XXX XXXXH PCON (SMOS) 0XXX 0000 B - Thanh ghi quan trọng nhất là thanh ghi bộ đếm chương trình PC được reset tại địa chỉ 0000H. Khi ngõ vào RST xuống mức thấp, chương trình luôn bắt đầu tại địa Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 15 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới chỉ 0000H của bộ nhớ chương trình. Nội dung của RAM trên chip không bị thay đổi bởi tác động của ngõ vào reset. 1.1.4. HOẠT ĐỘNG TIMER CỦA 89C51 1.1.4.1. Giới thiệu - Bộ định thời của Timer là một chuỗi các Rlip Flop được chia làm 2, nó nhận tín hiệu vào là một nguồn xung clock, xung clock được đưa vào Flip Flop thứ nhất là xung clock của Flip Flop thứ hai mà nó cũng chia tần số clock này cho 2 và cứ tiếp tục. - Vì mỗi tầng kế tiếp chia cho 2, nên Timer n tầng phải chia tần số clock ngõ vào cho 2n. Ngõ ra của tầng cuối cùng là clock của Flip Flop tràn Timer hoặc cờ mà nó kiểm tra bởi phần mềm hoặc sinh ra ngắt. Giá trị nhị phân trong các FF của bộ Timer có thể được nghỉ như đếm xung clock hoặc các sự kiện quan trọng. Ví dụ: Timer 16 bit có thể đếm đến từ FFFFH sang 0000H. - Hoạt động của Timer đơn giản 3 bit được minh họa như sau: Hình 1.8. Biểu đồ thời gian - Các Timer được ứng dụng thực tế cho các hoạt động định hướng, 89C51 có 2 bộ Timer 16 bit, mỗi Timer có 4 mode hoạt động. Các Timer dùng để đếm giờ, đếm các sự kiện cần thiết và sự sinh ra tốc độ của tốc độ Baud cho Port nối tiếp. - Mỗi sự định thời là một Timer 16 bit, do đó tầng cuối cùng là tầng thứ 16 sẽ chia tần số clock vào cho 216 = 65536. Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 16 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới - Trong các ứng dụng định thời, 1 Timer được lập trình để tràn ở một khoảng thời gian đều đặn và được set cờ tràn Timer. Cờ được dùng để đồng bộ chương trình để thực hiện một hoạt động như việc đưa tới 1 tầng các ngõ vào hoặc gửi dữ liệu đếm ngõ ra. Các ứng dụng khác có sử dụng việc ghi giờ đều của Timer để đo thời gian đã trôi qua hai trạng thái (ví dụ đo độ rộng xung). Việc đếm một sự kiện được dùng để xác định số lần xuất hiện của sự kiện đó, tức thời gian trôi qua giữa các sự kiện. - Các Timer của 89C51 được truy xuất bởi việc dùng 6 thanh ghi chức năng đặc biệt như sau: TIMER SFR MỤC ĐÍCH ĐỊA CHỈ TCON Control 88H TMOD Mode 89H TL0 Timer 0 low – byte 8AH TL1 Timer 1 low – byte 8BH TH0 Timer 0 high – byte 8CH TH1 Timer 1 high - byte 8DH 1.1.4.2. Thanh ghi điều khiển Timer TCON: Thanh ghi điều khiển bao gồm các bit trạng thái và các bit điều khiển bởi Timer 0 và Timer 1. Thanh ghi TCON có bit định vị. Hoạt động của từng bit được tóm tắt như sau: Bit Symbol Bit Address Description TCON.7 TF1 8FH Cờ tràn Timer 1 được set bởi phần cứng ở sự tràn, được xóa bởi phần mềm hoặc bởi phần cứng khi các vectơ xử lý đến thủ tục phục vụ ngắt ISR. TCON.6 TR1 8EH Bit điều khiển chạy Timer 1 được set hoặc xóa bởi phần mềm để chạy hoặc ngưng chạy Timer. TCON.5 TF0 8DH Cờ tràn Timer 0 (hoạt động tương tự TF1) TCON.4 TR0 8CH Bit điều khiển chạy Timer 0 (giống TR1) TCON.3 IE1 8BH Cờ kiểu ngắt 1 ngoài. Khi cạnh xuống xuất hiện trên INT1 thì IE1 được xóa bởi phần mềm hoặc phần cứng khi CPU định hướng đến thủ tục phục vụ ngắt ngoài. TCON.2 IT1 8AH Cờ kiểu ngắt 1 ngoài được set hoặc xóa bằng phần mềm bởi cạnh kích hoạt bởi sự ngắt ngoài. TCON.1 IE0 89H Cờ cạnh ngắt 0 ngoài TCON IT0 88H Cờ kiểu ngắt 0 ngoài. Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 17 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới 1.1.4.3. Thanh ghi mode timer (TMOD): Thanh ghi TMOD gồm hai nhóm 4 bit là: 4 bit thấp đặt mode hoạt động cho Timer 0 và 4 bit cao đặt mode hoạt động cho Timer 1.8 bit của thanh ghi TMOD được tóm tắt như sau: Bit Name Timer Description 7 GATE 1 Khi GATE = 1, Timer chỉ làm việc khi INT1 = 1 Bit cho đếm sự kiện hay ghi giờ C/T = 1: Đếm sự kiện 6 C/T 1 C/T = 0: Ghi giờ đều đặn 5 M1 1 Bit chọn mode của Timer 1 4 M0 1 Bit chọn mode của Timer 1 3 GATE 0 Bit cổng của Timer 0 2 C/T 0 Bit chọn Counter/ Timer của Timer 0 1 M1 0 Bit chọn mode của Timer 0 0 M0 0 Bit chọn mode của Timer 0 ** Với hai bit M0 và M1 của TMOD để chọn mode cho Timer 0 hoặc Timer 1. Bit Name Timer Description 0 0 0 Mode Timer 13 bit (mode 8048) 0 1 1 Mode Timer 16 bit 1 0 2 Mode tự động nạp 8 bit 1 1 3 Mode Timer tách ra: Timer 0: TL0 là Timer 8 bit được điều khiển bởi các bit của Timer 0. TH0 tương tự nhưng được điều khiển bởi các bit của mode Timer 1. Timer 1: Được ngừng lại. TMOD không có bit định vị, nó thường được LOAD một lần bởi phần mềm ở đầu chương trình để khởi động mode Timer. Sau đó sự định giờ có thể dừng lại và được khởi động lại như thế bởi sự truy xuất các thanh ghi chức năng đặc biệt của Timer. 1.1.4.4. Các mode và cờ tràn - 89C51 có 2 Timer và Timer 0 và Timer 1. Ta dùng ký hiệu TLx và Thx để chỉ 2 thanh ghi byte thấp và byte cao của Timer 0 hoặc Timer 1. Mode Timer 13 bit (MODE 0): Hình 1.10. Sơ đồ mode 0 Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 18 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới - Mode 0 là mode Timer 13 bit, trong đó byte cao của Timer (THx) được đặt thấp và 5 bit trọng số thấp nhất của byte thấp Timer (TLx) đặt cao để hợp thành Timer 13 bit. 3 bit cao của TLx không dùng. Mode Timer 16 bit (MODE 1): Hình 1.11. Sơ đồ mode 1 - Mode 1 là mode Timer 16 bit, tương tự như mode 0 ngoại trừ Timer này hoạt động như một Timer đầy đủ 16 bit, xung clock được dùng với sự kết hợp các thanh ghi cao và thấp (TLx, THx). Khi xung clock được nhận vào, bộ đếm Timer tăng lên 0000H, 0001H, 0002H, ...., và một sự tràn sẽ xuất hiện khi có sự chuyển trên bộ đếm Timer từ FFFH sang 0000H và sẽ set cờ tràn Timer, sau đó Timer đếm tiếp. - Cờ tràn là bit TFx trong thanh ghi TCON mà nó sẽ được đọc hoặc ghi bởi phần mềm. - Bit có trọng số lớn nhất (MSB) của giá trị trong thanh ghi Timer là bit 7 của THx và bit có trọng số thấp nhất (LSB) và bit 0 của TLx. - Các thanh ghi Time. Mode tự động nạp 8 bit (MODE 2): Timer Clock TL x (8 bit) TH x (8 bit) TF x nạp lại (RELOAD) cờ báo tràn Hình 1.12. Sơ đồ Mode2 - Mode 2 là mode tự động nạp 8 bit, byte thấp TLx của Timer hoạt động như một Timer 8 bit trong khi byte cao THx của Timer giữ giá trị Reload. Khi bộ đếm tràn từ FFH sang 00H, không chỉ cờ tràn được set mà giá trị trong THx cũng được nạp vào TLx: Bộ đếm được tiếp tục từ giá trị này lên đến sự chuyển trạng thái từ FFH sang Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 19 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới 00H kế tiếp và cứ thế tiếp tục. Mode này thì phù hợp bởi vì các sự tràn xuất hiện cụ thể mà mỗi lúc nghỉ thanh ghi TMOD và THx được khởi động. Mode Timer tách ra (MODE 3): TL1 (8 bit) TH1 (8 bit) TL1 (8 bit) Timer Clock Timer Clock Timer Clock TF0 TF1 Cờ báo tràn Cờ báo tràn TH0 (8 bit) Hình 1.13. Sơ đồ Mode 3 - Mode 3 là mode Timer tách ra và là sự khác biệt cho mỗi Timer. - Timer 0 ở mode 3 được chia là 2 timer 8 bit. TL0 và TH0 hoạt động như những Timer riêng lẻ với sự tràn sẽ set các bit TL0 và TF1 tương ứng. - Timer 1 bị dừng lại ở mode 3, nhưng có thể được khởi động bởi việc ngắt nó vào một trong các mode khác. Chỉ có nhược điểm là cờ tràn TF1 của Timer 1 không bị ảnh hưởng bởi các sự tràn của Timer 1 bởi vì TF1 được nối với TH0. - Khi timer 0 ở chế độ 3, timer 1 vẫn có thể sử dụng bởi port nối tiếp như tạo tốc độ baud (vì nó không còn được nối với TF1). 1.1.4.5. Các nguồn xung clock (CLOCK SOURCES): - Có hai nguồn xung clock có thể đếm giờ là sự định giờ bên trong và sự đếm sự kiện bên ngoài. Bit C/T trong TMOD cho phép chọn 1 trong 2 khi Timer được khởi động. Hình 1.14. Nguồn cấp xung nhịp Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 20 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Sự đếm các sự kiện (Event Counting): - Nếu bit C/T = 1 thì bộ Timer được ghi giờ từ nguồn bên ngoài trong nhiều ứng dụng, nguồn bên ngoài này cung cấp 1 sự định giờ với 1 xung trên sự xảy ra của sự kiện. Sự định giờ là sự đếm sự kiện. Con số sự kiện được xác định trong phần mềm bởi việc đọc các thanh ghi Timer. TLx/THx, bởi vì giá trị 16 bit trong các thanh này tăng lên cho mỗi sự kiện. - Nguồn xung clock bên ngoài đưa vào chân P3.4 là ngõ nhập của xung clock bởi Timer 0 (T0) và P3.5 là ngõ nhập của xung clock bởi Timer 1 (T1). - Trong các ứng dụng đếm các thanh ghi Timer được tăng trong đáp ứng của sự chuyển trạng thái từ 1 sang 0 ở ngõ nhập Tx. 1.1.4.6. Sự bắt đầu, dừng và điều khiển các timer: - Bit TRx trong thanh ghi có bit định vị TCON được điều khiển bởi phần mềm để bắt đầu hoặc kết thúc các Timer. Để bắt đầu các Timer ta set bit TRx và để kết thúc Timer ta Clear TRx. Ví dụ Timer 0 được bắt đầu bởi lệnh SETB TR0 và được kết thúc bởi lệnh CLR TR0 (bit Gate = 0). Bit TRx bị xóa sau sự reset hệ thống, do đó các Timer bị cấm bằng sự mặc định. - Thêm phương pháp nữa để điều khiển các Timer là dùng bit GATE trong thanh ghi TMOD và ngõ nhập bên ngoài INTx. Điều này được dùng để đo các độ rộng xung. Hình 1.15. Thời gian hoạt động của mode 1 Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 21 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới 1.1.4.7. Sự khởi động và truy xuất các thanh ghi timer: - Các Timer được khởi động 1 lần ở đầu chương trình để đặt mode hoạt động cho chúng. Sau đó trong chương trình các Timer được bắt đầu, được xóa, các thanh ghi Timer được đọc và cập nhật theo yêu cầu của từng ứng dụng cụ thể. - TMOD là thanh ghi đầu tiên được khởi tạo, bởi vì đặt mode hoạt động cho các Timer. Ví dụ khởi động cho Timer 1 hoạt động ở mode 1 (mode Timer 16 bit) và được ghi giờ bằng dao động trên Chip ta dùng lệnh: MOV TMOD, # 00001000B. - Trong lệnh này M1 = 0, M0 = 1 để vào mode 1 và C/T = 0, GATE = 0 để cho phép ghi giờ bên trong đồng thời xóa các bit mode của Timer 0. Sau lệnh trên Timer vẫn chưa đếm giờ, nó chỉ bắt đầu đếm giờ khi set bit điều khiển chạy TR1 của nó. - Nếu ta không khởi gán giá trị đầu cho các thanh ghi TLx/THx thì Timer sẽ bắt đầu đếm từ 0000H lên và khi tràn từ FFFFH sang 0000H nó sẽ bắt đầu tràn TFx rồi tiếp tục đếm từ 0000H lên tiếp - Ta có thể lập trình chờ sau mỗi lần tràn ta sẽ xóa cờ TFx và quay vòng lặp khởi gán cho TLx/THx để Timer luôn luôn bắt đầu đếm từ giá trị khởi gán lên theo ý ta mong muốn. - Đặc biệt những sự khởi gán nhỏ hơn 256 µs, ta sẽ gọi mode Timer tự động nạp 8 bit của mode 2. Sau khi khởi gán giá trị đầu vào THx, khi set bit TRx thì Timer sẽ bắt đầu đếm giá trị khởi gán và khi tràn từ FFH sang 00H trong TLx, cờ TFx tự động được set đồng thời giá trị khởi gán mà ta khởi gán cho Thx được nạp tự động vào TLx và Timer lại được đếm từ giá trị khởi gán này lên. Nói cách khác, sau mỗi tràn ta không cần khởi gán lại cho các thanh ghi Timer mà chúng vẫn đếm được lại từ giá trị ban đầu. 1.1.5. CỔNG NỐI TIẾP 1.1.5.1. Giới thiệu: + 89C51 có 1 port nối tiếp, có thể hoạt động theo nhiều chế độ. + Chức năng chính của port nối tiếp là: - Chuyển đổi từ song song sang nối tiếp đối với dữ liệu xuất và ngược lại đối với dữ liệu nhập, truy cập phần cứng với port nối tiếp thông qua port 3: p3.0 (RXD) chân 10 và p3.1 (TXD) chân 11. - Port nối tiếp hoạt động song công và bộ đệm nhận cho phép 1 ký tự được giữ trong bộ đệm trong khi ký tự thứ hai được thu nhận. Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 22 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới - Hai thanh ghi SFR (serial registry): SBUF và SCON, cho truy xuất đến cổng nối tiếp bằng phần mềm. Bộ đệm SBUF ở địa chỉ 99H thật ra là 2 bộ đệm đó là SBUF chỉ cho ghi, và SBUF chỉ cho đọc. CLK SBUF (chỉ ghi) D thanh ghi dịch CLK SBUF (chỉ đọc) RXD Xung nhịp (thu) Xung nhịp (phát) Bus ngoài 8051/8031 TXD Hình 1.16. Sơ đồ khối port nối tiếp - Thanh ghi SCON ở địa chỉ 98H được địa hóa theo từng bit: chứa các bit trạng thái và các bit điều khiển. Các bit trạng thái được kiểm tra trong phần mềm hoặc được lập trình để tạo ngắt. - Tần số hoạt động của port nối tiếp hay tốc độ baud có thể cố định (mạch dao động trong 89C51) hoặc thay đổi được (timer 1 cung cấp xung nhịp, và phải được lập trình tương ứng (trong timer 2 của 89C52/80C52 có thể cung cấp xung nhịp). 1.1.5.2. Thanh ghi port nối tiếp: Chế độ hoạt động của port nối tiếp được đặt bằng các thanh ghi. Sau đây là bảng tóm tắt của thanh ghi SCON: Bit Ký hiệu Địa chỉ Mô ta SCON. 7 SM0 9FH Bit 0 của chế độ port nối tiếp SCON. 6 SM1 9EH Bit 1 của chế độ port nối tiếp SCON. 5 SM2 9DH Bit 2 của chế độ port nối tiếp. Cho phép truyền thông đa Xử lý trong chế độ 2 và 3; nếu bit thu là 0 thì RI không bị tác động. SCON. 4 REN 9CH Cho phép bộ thu khi nó được đặt lên 1 SCON. 3 TB8 9BH Bit thứ 9 trong quá trình phát trong chế độ 2 và 3; được đặt và xóa bằng phần mềm. SCON. 2 RB8 9AH Bit thứ 9 thu được. SCON. 1 TI 99H Cờ ngắt phát, đặt lên 1 khi kết thúc phát ký tự; được xóa bằng phần mềm. SCON. 0 RI 98H Cờ ngắt thu đặt lên 1 khi kết thúc thu ký tự và được xóa bằng phần mềm. Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 23 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Các chế độ port nối tiếp: SM0 SM1 Chế độ Mô tả Tốc độ baud 0 0 0 Thanh ghi dịch Cố định (Fosc/12) 0 1 1 UART 8 bit Thay đổi (đặt bằng timer 1) 1 0 2 UART 9 bit Cố định (Fosc/12 hoặc 64) 1 1 3 UART 9 bit Thay đổi (đặt bằng timer 1) Trước khi sử dụng port nối tiếp ta phải khởi tạo SCON đúng chế độ ta mong muốn như đã được quy định như trên. 1.1.5.3. Các chế độ hoạt động Port nối tiếp có 4 chế độ hoạt động. Trong đó có 3 chế độ truyền thông bất đồng bộ. Với 1 ký tự được phát hoặc thu đều được đóng khung bằng bit start và kết thúc bằng 1 bit stop. Chế độ còn lại hoạt động như 1 thanh ghi dịch đơn giản. a. Thanh ghi dịch 8 bit (chế độ 0): Chế độ này được chọn khi SM0 = 0 và SM1 = 0. Dữ liệu vào ra ở chân RXD, còn TXD xuất xung nhịp dịch. Bit đầu tiên của thu hoặc phát là LSB. Tốc độ cố định 1/12 của dao động trên chip. Việc phát đi được khởi động bằng bất cứ lệnh nào ghi dữ liệu vào SBUF. Dữ liệu được dịch ra ngoài trên đường RXD (P3.0) với các xung nhịp được gửi ra từ chân TXD (P3.1). Mỗi bit phát đi hợp lệ trong 1 chu kỳ máy. Việc thu khi bit REN = 1 và RI = 0. Khi RI bị xóa, các xung nhịp được đưa ra đường TXD, bắt đầu chu kì máy kế tiếp, và dữ liệu theo xung ra chân RXD. Lấy xung nhịp cho dữ liệu vào port nối tiếp xảy ra ở cạnh dương của TXD. b. UART 8 bit với tốc độ baud thay đổi được (chế độ 1): UART (universal Asynchronous receiver/transmitter: bộ phát thu bất đồng bộ vạn năng) với chức năng thu/ phát nối tiếp. Với mỗi ký tự dữ liệu đi trước là bit start ở mức thấp và theo sau là bit stop ở mức cao. Có hoặc không bit kiểm tra chẵn lẻ parity. Ở chế độ này 10 bit được phát trên TXD hoặc thu trên RXD. Với hoạt động thu, bit stop được đưa vào RB8 trong SCON. Trong 8051/8031 chế độ baud được đặt bằng tốc độ báo tràn của timer 1. Tạo xung nhịp và đồng bộ các thanh ghi dịch trong chế độ 1, 2, 3 được thiết lập bằng bộ đếm 4 bit chia cho 16, ngõ ra là xung nhịp tốc độ baud, ngõ vào được chọn bằng phần mềm. Truyền dữ liệu được khởi động bằng cách ghi vào SBUF. Cờ ngắt TI = 1 khi xuất hiện bit stop trên chân TXD. Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 24 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Thu dữ liệu bằng 1 chuyển trạng thái từ 1 xuống 0 trên chân RXD. Luồng bit đến được lấy mẫu giữ 16 lần đếm. Giả sử đã phát hiện bit start hợp lệ, thì tiếp tục thu kí tự. Sau khi thu xong thì: ° Bit thứ 9 (bit stop) được chốt vào RB8 trong SCON. ° SBUF được nạp 8 bit dữ liệu. ° Cờ RI đặt lên 1. c. UART 9 bit với tốc độ baud cố định (chế độ 2): Khi SM1 = 1, SM0 = 0, lúc này 11 bit được phát hoặc thu: 1 bit srat, 8 bit dữ liệu, bit thứ 9 có thể lập trình được và 1 bit stop. Khi phát bit thứ 9 là bit đưa vào TB8 trong SCON. Khi thu bit thứ 9 sẽ ở trong RB8. ốc độ baud là 1/32 hoặc 1/64 tần số dao động trên chip tùy theo bit SMOD. d. UART 9 bit tốc độ baud thay đổi được (chế độ 3): - Chế độ này giống chế độ 2 ngoại trừ tốc độ baud có thể thay đổi được bằng timer1. - Tốc độ baud của port nối tiếp: Tốc độ bị ảnh hưởng bởi 1 bit trong thanh ghi điều khiển nguồn cung cấp (PCON) đó là SMOD = 1 thì tốc độ baud trong chế độ 1, 2, 3 sẽ gấp đôi. - Chế độ 0, 2 có tốc độ cố định: Chế độ 0: bằng tần số dao động trên chip chia cho 12. Chế độ 2: bằng tần số dao động trên chip chia 32 hoặc 64 tùy vào SMOD. SMOD = 0: chia 64. SMOD = 1: chia 32. Sau khi reset thì chia 64. - Chế độ 1 và 3: Tần số dựa vào thời gian tràn của timer1. - Vì PCON không được địa chỉ theo bit, nên để đặt bit SMOD lên 1 thì ta có thể làm như sau: MOV A, PCON; lấy giá trị hiện thời của PCON SETB ACC.7; đặt lên 1 MOV PCON, A; nạp ngược lại. Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 25 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Những chú ý khi sử dụng timer 1 làm xung nhịp tốc độ baud ở chế độ 1 và 3: Xét 8051, ta khởi động TMOD ở chế độ 8 bit tự động nạp lại, có thể làm như sau: MOV TMOD, #0010xxxxB Với: x là bit 0 hoặc 1. Ta có thể dùng chế độ 16 bit. MOV TMOD, # 0001xxxxB. Tuy nhiên tốn thêm phần mềm vì phải nạp lại TH1, TL1 sau mỗi lần tràn, việc này phải thực hiện trong chương trình phục vụ ngắt. Công thức tổng quát để xác định tốc độ baud trong chế độ 1,3: Tốc độ baud = tốc độ tràn timer1/32. * Vì việc làm tròn số nên có sai số trong tốc độ baud, ta sẽ có tốc độ baud chính xác nếu dùng thạch anh 11.059MHz. Ta hãy so sánh giữa thạch anh 12MHz và 11.059MHz Tốc độ Baud Tần số thạch anh SMOD Giá trị nạp Th1 Tốc độ baud thật Sai số 9600 12MHz 1 - 7 (F9H) 8923 7% 2400 12MHz 0 - 13 (F3H) 2404 0.16% 1200 12MHz 0 - 26 (E6H) 1202 0.16% 9600 11.059 0 - 3 (FDH) 9600 0 2400 11.059 0 - 12 (F4H) 2400 0 1200 11.059 0 - 24 (E8H) 1200 0 1.1.6. TỔ CHỨC NGẮT CỦA MCS51 - Có 5 nguồn ngắt ở MCS51: 2 ngắt ngoài, ngắt từ timer và 1 ngắt port nối tiếp. Tất cả các ngắt theo mặc nhiên đều bị cấm sau khi reset hệ thống và được cho phép từng cái bằng phần mềm. - Khi có 2 hoặc nhiều ngắt đồng thời, hoặc một ngắt xảy ra trong khi 1 ngắt khác đang được phục vụ, thì có 2 cách giải quyết: sự tuần tự hỏi vòng và sơ đồ ưu tiên. Việc hỏi vòng tuần tự thì cố định, còn ưu tiên ngắt thì có thể lập trình. - Cho phép và cấm các ngắt: Thông qua thanh ghi IE (interrupt enable) ở địa chỉ A8H Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 26 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Bit Ký hiệu Địa chỉ bit Mô tả (1: cho phép, 0: cấm) IE.7 EA AFH Cho phép/cấm toàn bộ IE.6 AEH Không được định nghĩa IE.5 ET2 ADH Ngắt timer 2 (8052) IE.4 ES ACH Ngắt port nối tiếp IE.3 ET1 ABH Ngắt timer 1 IE.2 EXT0 AAH Ngắt ngoài 1 IE.1 ET0 A9H Ngắt timer 0 IE.0 EX0 A8H Ngắt ngoài 0 1.1.6.1. Ưu tiên ngắt: Lập trình thông qua thanh ghi chức năng đặc biệt địa chỉ bit IP (interrupt priority) ở địa chỉ B8H. Bảng tóm tắt thanh ghi IP Bit Ký hiệu Địa chỉ bit Mô tả (1: mức cao hơn, 0: mức thấp hơn) IP.7 - - Không định nghĩa IP.6 - - Không định nghĩa IP.5 PT2 BDH Ưu tiên ngắt timer (8052) IP.4 PS BCH Ưu tiên ngắt port nối tiếp IP.3 PT1 BBH Ưu tiên ngắt timer 1 IP.2 PX1 BAH Ưu tiên ngắt ngoài 1 IP.1 PT0 B9H Ưu tiên ngắt timer 0 IP.0 PX0 B8H Ưu tiên ngắt ngoài 0 1.1.6.2. Hỏi vòng tuần tự: Nếu 2 ngắt cùng độ ưu tiên xảy ra đồng thời, thì hỏi vòng tuần tự sẽ xác định cái nào sẽ phục vụ trước theo thứ tự như sau: Ngắt ngoài 0, timer 0, bên ngoài 1, timer 1, port nối tiếp và timer 2. Các vectơ ngắt: Ngắt Cờ Địa chỉ vectơ Reset hẽ thống RST 0000H Bên ngoài 0 IE0 0003H Timer 0 TF0 000BH Bên ngoài 1 IE1 0013H Timer 1 TF1 001BH Port nối tiếp TI hoặc RI 0023H Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 27 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới 1.1.7. TÓM TẮT TẬP LỆNH CỦA 89C51 Các chương trình được cấu tạo từ nhiều lệnh, chúng được xây dựng logic, sự nối tiếp của các lệnh được nghĩ ra một cách hiệu quả và nhanh. Tập lệnh họ MSC – 51 được sự kiểm tra của các mode định vị và các lệnh của chúng có các Opcode 8 bit. Điều này cung cấp khả năng 28 = 256 lệnh được thi hành. Vài lệnh có 1 hoặc 2 byte bởi dữ liệu hoặc địa chỉ thêm vào Opcode. Trong toàn bộ các lệnh có 139 lệnh 1 byte, 92 lệnh 2 byte và 24 lệnh 3 byte. 1.1.7.1. Các chế độ định vị địa chỉ (addressing mode): Các mode định vị là một bộ phận thống nhất của tập lệnh. Chúng cho phép định rõ nguồn hoặc nơi gởi tới của dữ liệu ở các đường khác nhau tùy thuộc vào trạng thái của người lập trình. 89c51 có 8 mode định vị được dùng như sau: √ Thanh ghi. √Trực tiếp √ Gián tiếp. √ Tức thời. √ Tương đối. √ Tuyệt đối. √ Dài. √ Định vị. 1.1.7.2. Tóm tắt tập lệnh của họ MCS – 51: a. Nhóm lệnh chuyển dữ liệu: Lệnh Mô tả MOV A, Rn (A) ← (Rn) MOV A, @Ri (A) ← ((Ri)) MOV A, # data (A) ← #data MOV Rn, A (Rn) ← (A) MOV Rn, #data (Rn) ← #data MOV direct, Rn (direct) ← (Rn) MOV direct, @Ri (direct) ← ((Ri)) MOV direct, #data (direct) ← #data MOV @Ri, A ((Ri)) ← (A) MOV @ Ri, direct ((Ri)) ← (direct) MOV @Ri, #data ((Ri)) ← (data) MOVX @ Ri, A ((Ri)) ← (A) MOVX @ dptr, A ((dptr) ← (A) PUSH direct (SP) ← (SP) + 1 Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 28 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới ((SP)) ← (direct) POP direct (direct) ← ((SP)) (SP) ← (SP) – 1 XCH A, Rn (direct) ↔ (Rn) XCH A, direct (A) ↔ (direct) XCHA, @Ri (A) ↔ ((Ri)) XCHD A, @Ri (A3 – 0) ↔ ((Ri3 – 0)) b. Nhóm lệnh toán học: Lệnh Mô tả ADD A, Rn (A) ← (A) + (Rn) ADD A, direct (A) ← (A) + (direct) ADD A, @Ri (A) ← (A) + ((Ri)) ADD A, #data (A) ← (A) + #data SUBB A, Rn (A) ← (A) – (Rn) – (C) SUBB A, direct (A) ← (A) – (direct) – (C) SUBB A, @Ri (A) ← (A) – ((Ri)) – (C) SUBB A, #data (A) ← (A) - #data – (C) INC A (A) ← (A) + 1 INC Rn (Rn) ← (Rn) + 1 INC direct (direct) ← (direct) +1 INC @Ri ((Ri)) ← ((Ri)) + 1 INC dptr (dptr) ← (dptr) +1 DEC A (A) ← (A) – 1 DEC Rn (Rn) ← (Rn) – 1 DEC direct (direct) ← (direct) - 1 DEC @Ri ((Ri)) ← ((Ri)) – 1 MUL AB (B15 – 8), (A7 – 0) ← (A) x (B) DIV AB (A15 – 8), (B7 – 0) ← (A) / (B) DA A Content of A là BCD c. Nhóm lệnh logic: Lệnh Mô tả ANL A, Rn (A) ← (A) AND (Rn) ANL A, direct (A) ← (A) AND (direct) ANL A, @ Ri (A) ← (A) AND ((Ri)) ANL A, #data (A) ← (A) AND #data Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 29 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới ANL direct, A (direct) ← (direct) and (A) ANL direct, #data (direct) ← (direct) and #data ORL A, Rn (A) ← (A) OR (Rn) ORL A, direct (A) ← (A) OR (direct) ORL A, @Ri (A) ← (A) OR ((Ri)) ORL A, #data (A) ← (A) OR #data ORL direct, A (direct) ← (direct) OR (A) ORL direct, #data (direct) ← (direct) OR #data XRL A, Rn (A) ← (A) XOR (Rn) XRL A, direct (A) ← (A) XOR (direct) XRL A, @Ri (A) ← (A) XOR ((Ri)) XRL direct, A (direct) ← (direct) XOR (A) CLR A (A) ← 0 CPL A (A) ← (-A) SWAP A (A3 – 0) ↔ (A7 – 4) d. Nhóm lệnh chuyển điều khiển: Lệnh Mô tả LJMP addr 16 (PC) ← addr15 – 0 SJMP rel (PC) ← (PC) + 2 (PC) ← (PC) + rel JMP @ A + dptr (PC) ← (A) + (dptr) JZ rel (PC) ← (PC) + 2 IF (A) = 0 then (PC) ← (PC) + rel JNZ rel (PC) ← (PC) + 2 IF (A) ≠ 0 then (PC) ← (PC) + rel JC rel (PC) ← (PC) + 2 IF (C) = 0 then (PC) ← (PC) + rel JNC rel (PC) ← (PC) + 2 IF (C) ≠ 0 then (PC) ← (PC) + rel JB bit, rel (PC) ← (PC) + 3 IF (bit) = 0 then (PC) ← (PC) + rel JNB bit, rel (PC) ← (PC) + 3 IF (bit) ≠ 0 then (PC) ← (PC) + rel JBC bit, rel (PC) ← (PC) + 3 IF (bit) = 0 then (bit) ← 0 (PC) ← (PC) + rel CJNE A, direct, rel (PC) ← (PC) + 3 Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 30 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới IF (direct) < (A) then (C) ← 0 and (PC) ← (PC) + rel IF (direct) > (A) then (C) ← 1 and (PC) ← (PC) + rel CJNE A, #data, rel (PC) ← (PC) + 3 IF #data > (A) then (C) ← 0 and (PC) ← (PC) + rel IF #data > (A) then (C) ← 1 and (PC) ← (PC) + rel DJNZ Rn, rel (PC) ← (PC) + 2 (Rn) ← (Rn) – 1 IF ((Ri)) ≠ 0 then (PC) ← (PC) + rel DJNZ direct, rel (PC) ← (PC) + 3 (direct) ← (direct) – 1 IF (direct) ≠ 0 then (PC) ← (PC) + rel NOP (PC) ← (PC) + 1 e. Nhóm lệnh xử lý bit: Lệnh Mô tả CLR C (C) ← 0 CLR bit (bit) ← 0 SETB C (C) ← 1 SETB bit (bit) ← 1 CPL C (C) ← (-C) CPL bit (bit) ← (bit) ANL C, bit (C) ← (C) AND (bit) ANL C, / bit (bit) ← (C) AND (bit) ORL C, bit (C) ← (C) OR (bit) ORL C, / bit (bit) ← (C) OR (bit) MOV C, bit (C) ← (bit) MOV bit, C (bit) ← (C) 1.2 VI ĐIỀU KHIỂN AT89C55 1.2.1 Đặc trưng • Tương thích với những sản phẩm MCS®-51 • Bộ nhớ Flash 20K Bytes có thể lập trình Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 31 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới • Khả năng: 1000 chu trình ghi /xóa • Phạm vi điện áp hoạt động : 4V đến 5.5V • Dải tần số hoạt động: 0 Hz - 33 MHz • Ba mức khóa bộ nhớ chương trình • RAM tích hợp 256x8 bit. • 32 đường điều khiển vào/ra có thể lập trình được • Ba bộ định thời/bộ đếm 16 bit • 8 nguồn ngắt • Kênh nối tiếp có thể lập trình • Chế độ nguồn thấp Idle và chế độ nguồn giảm • Phục hồi ngắt từ chế độ nguồn giảm • Bộ định thời bảo vệ phần cứng (Watchdog) 1.2.2. Phần mô tả AT89C55WD là một vi điều khiển 8bit CMOS có công suất nguồn tiêu thụ thấp, hiệu suất cao với 20K byte Flash ROM lập trình được và 256 byte RAM. Thiết bị được sản xuất sử dụng công nghệ bộ nhớ không mất nội dung có độ tích hợp cao của Atmel và tương thích với tập lệnh và các chân ra của tiêu chuẩn công nghiệp 80C51 và 80C52. Flash trên chip này cho phép bộ nhớ chương trình được người dùng chương trình hóa bằng lập trình bộ nhớ không mất nội dung quy ước. Bằng việc kết hợp một CPU linh hoạt 8- bít với Flash trên một chip đơn thể, Atmel AT89C55WD là một máy vi tính mạnh cung cấp một giải pháp có hiệu quả về chi phí và rất linh hoạt đối với nhiều ứng dụng điều khiển nhúng. AT89C55WD có các đặc trưng chuẩn sau đây: 20 K byte Flash , 256 byte RAM, 32 đường nhập/xuất, ba bộ định thời/bộ đếm 16-bít, sáu vectơ, cấu trúc ngắt hai mức, một cổng nối tiếp song công hoàn toàn (full-duplex serial), mạch dao động và tạo xung clock trên chíp. Ngoài ra,AT89C55WD được thiết kế với lôgic tĩnh cho hoạt động có tần số giảm xuống 0 và hỗ trợ hai chế độ tiết kiệm năng lượng được lựa chọn bằng phần mềm. Chế độ nghỉ dừng CPU trong khi vẫn cho phép RAM, các thiết bị định thời/đếm, cổng nối tiếp và hệ thống ngắt tiếp tục hoạt động. Chế độ nguồn giảm duy trì nội dung của RAM nhưng không cho mạch dao động cung cấp xung clock nhằm vô hiệu hóa các hoạt động khác của chip cho đến khi có reset cứng tiếp theo Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 32 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Sơ đồ khối Hình 1.17. Cấu trúc bên trong AT89C55WD Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 33 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Hình 1.18. Sơ đồ chân AT89C55WD Mô tả các chân Port 1 Port 1 là một port nhập/xuất 8- bít hai chiều có các điện trở kéo lên bên trong. Khi các logic 1 được ghi lên các chân của port 1, các chân này được kéo lên mức cao bởi điện trở kéo lên bên trong và có thể được sử dụng như là các ngõ vào. Khi làm nhiệm vụ port nhập, các chân của port 1 đang được kéo xuống mức thấp do tác động bên ngoài sẽ cấp dòng cho các điện trở kéo lên bên trong. Ngoài ra, P1. 0 và P1. 1 có thể được định cấu hình để là đầu vào đếm ngoài (P1.0/ T2) của bộ định thời/đếm 2 và đầu vào trigger ( P1.1/T2EX) của bộ định thời/đếm 2, theo thứ tự cho trong bảng sau: Port 1 cũng nhận byte địa chỉ thấp trong thời gian lập trình cho Flash và kiểm tra chương trình. RST: Ngõ vào reset. Mức cao trên chân này trong 2 chu kỳ máy trong khi bộ dao động hoạt động sẽ reset AT89C55WD. Chân này điều khiển mức cao cho 98 chu kì dao động sau khi Watchdog hết giờ. Bit DISRTO trong SFR AUXR (địa chỉ 8 EH) có thể được dùng để vô hiệu hóa đặc tính này. Trong trạng thái mặc định của bit DISRTO, RESET HIGHT ở ngoài đặc tính được cho phép. XTAL1: Ngõ vào đến mạch khuếch đại đảo của mạch dao động và ngõ vào đến mạch tạo xung clock bên trong chip. Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 34 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới XTAL2: Ngõ ra từ mạch khuếch đại đảo của mạch dao động . Những thanh ghi chức năng đặc biệt Chú ý rằng không phải tất cả địa chỉ đang được sử dụng, và những địa chỉ nhàn rỗi có thể không được thực hiện trên chíp. Những truy nhập đọc tới các địa chỉ này sẽ nói chung trả lại dữ liệu ngẫu nhiên,và những truy nhập ghi không hiệu quả.Phần mềm người dùng không nên ghi mức logic 1 tới những vùng này, chúng có thể được dùng cho những sản phẩm trong tương lai xuất hiện các đặc tính mới.Trong trường hợp đó,các giá trị reset hay không hoạt động luôn = 0 Thanh ghi định thời 2: Các bit điều khiển và trạng thái cho bộ định thời 2được chứa đựng trong các thanh ghi T2CON và T2MOD.Cặp thanh ghi (RCAP2H, RCAP2L) là các thanh ghi Thu nhận /Nạp lại cho bộ định thời 2 trong chế độ Thu nhận 16- bít hay chế độ Nạp lại tự động 16- bít. Hình minh họa:T2CON(thanh ghi điều khiển bộ định thời 2) Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 35 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Biểu tượng Chức năng TF2 Cờ tràn của bộ định thời 2.Cờ này được set bằng phần cứng và được xóa bằng phần mềm.TF2 không thể được set khi RCLK=1 hoặc TCLK=1 EXF2 Cờ ngoài của bộ định thời 2.Cờ này được set khi có sự nạp lại hoặc thu nhận tạo ra bởi chuyển trạng thái âm trên chân T2EX và EXEN2 =1.Khi ngắt do bộ định thời 2 được phép , EXF2=1 sẽ làm cho CPU trỏ tới trình phục vụ ngắt định thời. EXF2 phải được xóa bằng phần mềm. RCLK Clock thu.Khi được set,port sử dụng các xung tràn của bộ định thời 2 làm clock thu trong các chế độ 1 và 3.RCLK=1 gây ra tràn bộ định thời 1 để được sử dụng làm clock thu. TCLK Clock phát. Khi được set port nối tiếp sử dụng các xung tràn của bọ định thời 2làm clock phát trong các chế độ 1và 3. TCLK=0 gây ra tràn bộ định thời 1 để được sử dụng làm clock phát. EXEN2 Cờ cho phép ngoài của bộ định thời 2. Khi được set cờ này cho phép thu nhận hoặc nạp lại khi có sự chuyển trạng thái âm trên chân T2EX nếu bộ định thời 2 hiện không được dùng làm xung clock cho port nối tiếp. EXEN2=0 làm cho bộ định thời 2 bỏ qua các sự kiện trên chân T2EX. TR2 Bit cho phép hoặc không cho phép bộ định thời 2 hoạt động .Bit này điều khiển START/STOP bộ định thời 2. Logic 1 của bit này khởi động bộ định thời. C/T2 Chọn chế độ định thời hay đếm cho bộ định thời 2.C/T2=0 cho định thời bên trong,C/T2=1cho đếm sự kiện bên ngoài. CP/RL2 Cờ thu nhận/nạp lại .Khi cờ này được set ,việc thu nhận xảy ra khi có chuyển trạng thái âm trên chân T2EX nếu EXEN2=1.Khi được xóa việc tự nạp sẽ lại xảy ra khi tràn bộ nhớ định thời 2 hoặc có chuyển trạng thái âm trên chân T2EX khi EXEN2=1.Khi RCLK hoặc TCLK=1,bit này được bỏ qua và bộ định thời phải tự nạp lại khi tràn Hình minh họa:T2MOD (Thanh ghi điều khiển chế độ bộ định thời 2) Biểu tượng Chức năng Không được cấp, dành cho tương lai T2OE Bit cho phép đầu ra bộ định thời 2 DCEN Khi thiết lập,bit này cho phép bộ định thời 2 được định cấu hình như một bộ đếm Tiến/Lùi Các thanh ghi ngắt: Thanh ghi cho phép ngắt IE (Interrupt Enable) làm cho các bit có thể ngắt riêng rẽ. Trong thanh ghi ưu tiên ngắt IP (Interrupt Priority) có 2 mức ưu tiên có thể thiết lập cho mỗi trong 6 nguồn ngắt. Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 36 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Thanh ghi con trỏ dữ liệu kép (Dual Data Pointer Registers ): Để tạo điều kiện thuận lợi cho truy nhập cả bộ dữ liệu trong và ngoài 2 dãy thanh ghi con trỏ dữ liệu được cung cấp:DP0 ở vùng địa chỉ 82H-83H và DP1 ở 84H-85H. Bit DPS=0 trong SFR AUXR1 chọn DP0 và DPS=1 chọn DP1. Người sử dụng cần phải luôn luôn khởi tạobit DPS tới giá trị thích hợp trước khi truy cập thanh ghi con trỏ dữ liệu tương ứng. Cờ tắt nguồn điện (Power Off Flag ): Cờ tắt nguồn điện (POF) được định vị tại bit 4 (PCON.4) trong PCON SFR. POF được thiết lập tới "1" trong thời gian nguồn tăng. Nó có thể được thiết lập và thiết lập lại dưới điều khiển phần mềm và không bị ảnh hưởng bởi Reset. AUXR:Thanh ghi hỗ trợ(Auxilliary Register) AUXR Địa chỉ =8EH Giá trị khởi tạo=XXX00XX0B - Dành riêng cho sự mở rộng trong tương lai DISALE Cho phép/không cho phépALE DISALE Chế độ hoạt động 0 ALE được phát ra tại tần số =1/6 tần số của mạch dao động 1 ALE được hoạt động trong 1 lệnh MOVX hoặcMOVC DISRTO Cho phép/không cho phép Reset đầu ra DISRTO Chế độ hoạt động 0 chân Reset được đặt tới mức cao sau đầu ra định thời WDT 1 Chân Reset chỉ là đầu vào WDIDLE Cho phép/không cho phép WDT trong chế độ IDLE WDIDLE Chế độ hoạt động 0 WDT tiếp tục đếm trong chế độ IDLE 1 WDT tạm dừng đếm trong chế độ IDLE Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 37 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới AUXR1: Thanh ghi hỗ trợ 1 AUXR1 Địa chỉ =A2H Giá trị khởi tạo =XXXXXXX0B Dành cho sự mở rộng trong tương lai DPS Lựa chọn thanh ghi con trỏ dữ liệu DPS 0 Chọn các thanh ghi DPTR : DP0L,DP0H 1 Chọn các thanh ghi DPTR : DP1L,DP1H Tổ chức bộ nhớ Thiết bị MCS-51có không gian bộ nhớ riêng dành cho chương trình và dữ liệu. Tối đa 64 Kbytes của bộ nhớ chương trình và dữ liệu ngoài có thể được định địa chỉ. Bộ nhớ chương trình Nếu chân EA được kết nối với GND, tất cả các chương trình định sẵn được hướng tới bộ nhớ ngoài.Trong AT89C55WD, nếu EA được kết nối tới VCC, cachương trình tìm nạp từ địa chỉ 0000H đến 4FFFH được hướng tới bộ nhớ trong và tìm nạp từ địa chỉ 5000H tới FFFFH hướng tới bộ nhớ ngoài. Bộ nhớ dữ liệu AT89C55WD bổ sung 256 bytes RAM trên chip. 128 byte cao chiếm giữ 1 không gian địa chỉ song song tới các thanh ghi chức năng đặc biệt . Có nghĩa là 128 bytes cao có không gian địa chỉ của SFR nhưng không gian vật lý thì tồn tại riêng so với không gian SFR. Khi 1 lệnh truy cập tới 1 vùng nhớ ngoài vượt quá địa chỉ 7FH, chế độ địa chỉ này được sử dụng trong 1 lệnh chỉ rõ CPU truy cập tới 128 byte cao của không gian RAM hay SFR .Những lệnh đó sử dụng địa chỉ trực tiếp truy cập không gian SFR.Ví dụ lệnh định địa chỉ trực tiếp sau truy cập không gian SFR tai vùng nhớ 0A0H (which is P2). MOV 0A0H, #data Những lệnh đó sử dụng địa chỉ gián tiếp để truy cập tới 128 byte cao của RAM. Ví dụ ,lệnh định địa chỉ gián tiếp sau,tại R0 chứa 0A0H, truy cập tới byte dữ liệu tai địa chỉ 0A0H, đúng hơn P2 (của địa chỉ 0A0H). Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 38 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới MOV @R0, #data Chú ý rằng các thao tác ngăn xếp là ví dụ của định địa chỉ gián tiếp ,vì thế 128 byte cao của RAM dữ liệu có thể dùng như không gian ngăn xếp. Định thời bảo vệ phần cứng (One-time Enabled with Reset-out) WDT được mong đợi như 1 phương pháp phục hồi tại vị trí mà CPU quản lý các upset phần mềm. WDT gồm có 1 bộ đếm 13 bit và WatchDog Timer Reset (WDTRST) SFR. The WDT được mặc dịnh để vô hiệu hoá từ exiting reset. Để có WDT, 1 người dùng phải ghi 01EH và 0E1H đúng trình tự tới thanh ghi WDTRST (vùng 0A6H của SFR). Khi WDT được cho phép, nó sẽ gia tăng trị số mọi chu trình máy trong khi máy tạo dao động đang chạy.WDT time-out period phụ thuộc tần số clock ngoài. Không có cách nào để vô hiệu hóa WDT trừ khi reset hoàn toàn (reset phần cứng hoặc reset tràn WDT ). Khi WDT tràn bộ nhớ, nó sẽ điều khiển một xung ra RESET HIGH tại chân RST. Sử dụngWDT Để cho phép WDT ,người sử dụng phải ghi 01EH và 0E1H trong trình tự tới thanh ghi WDTRST (SFR vùng 0A6H).Khi WDT được cho phép ,người sử dụng cần phục vụ nó bằng cách ghi 01EH và 0E1H tới WDTRST để tránh 1 WDT tràn bộ nhớ.Bộ đếm 13-bit tràn khi nó tới 8191(1FFFH),và khi đó sẽ Reset thiết bị.Khi WDT được cho phép nó sẽ gia tăng mọi chu kì máy trong khi bộ dao động đang chạy. Điều đó có nghĩa là người sử dụng phải khởi chạy lại WDT tại tối thiểu mọi 8191 chu kì máy. Để khởi chạy lại WDT người sử dụng phải phải gi 01EH và 0E1H tới WDTRST. WDTRST là 1 thanh ghi chỉ đọc.Bộ đếm WDT không thể được đọc hay ghi.Khi WDT tràn bộ nhớ,nó sẽ tạo ra 1 xung RESET đầu ra ở chân RST.Thời hiệu xung Reset là 98xTOSC,tại đó TOSC=1/FOSC Để sử dụng WDT tốt nhất ,nen phục vụ nó trong những đoạn mã mà sẽ định kì thực hiện trong khoảng thời gian cần để ngăn 1 Reset WDT WDT trong lúc Nguồn giảm và Nghỉ Trong chế độ nguồn giảm ,mạch dao động ngừng,có nghĩa là WDT cũng ngừng.Khi nguồn giảm người dung không cần phục vụ WDT.Có 2 cách để thoát khỏi chế độ nguồn giảm :bằng Reset phần cứng hoặc theo 1 mức kích hoạt ngắt ngoài mà nó làm cho có thể đi vào chế độ nguồn giảm.Khi thoát chế độ nguồn giảm bằng Reset phần cứng,sự phục vụ WDT cần diễn ra bình thường giống như khi Reset AT89C55WD.Thoát chế độ Nguồn giảm bằng ngắt là 1 cách khác . Ngắt được giữ ở mức thấp đủ dài để mạch dao động ổn định.Khi ngắt được đẩy lên mức cao ,ngắt được phục vụ. Để ngăn WDT từ Reset thiết bị trong khi chân ngắt dược giữ ở mức thấp Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 39 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới ,WDT không được bắt đầu đến tận khi ngắt được đẩy len mức cao.Nó được đưa ra để WDT được Reset trong quá trình phục vụ ngắt cho ngắt được dùng để thoát khỏi chế độ nguồn giảm. Để đảm bảo WDT không tràn bộ nhớ trong trạng thái thoát chế độ nguồn giảm,tốt nhất là Reset WDT ngay trước khi vào chế độ nguồn giảm. Trước lkhi vào chế độ IDLE ,bit WDIDLE trong SFR AUXR dược sử dụng để quyết định WDT có tiếp tục đếm hay không nếu có thể.WDT giữ đếm trong IDLE(bit WDIDLE=0) giống như trạng thái mặc định. Để ngăn AT89C55WD khởi động lại WDT trong chế độ IDLE, người sử dụng phải luôn cài đặt một bộ định thời để định kì thoát khởi IDLE, phục vụ WDT, và vào lại chế độ IDLE. Với bit WDIDLE đã cho phép, WDT sẽ dừng đếm trong chế độ IDLE và phục hồi lại đếm trên kết thúc từ IDLE. UART: UART trong AT89C55WD vận hành cùng cách với UART trong AT89C51 và AT89C52. Bộ định thời 0 và Bộ định thời 1 Bộ định thời 0 và bộ định thời 1 trong AT89C55WD hoạt động giống như bộ định thời 0 và bộ định thời 1 trong AT89C51 và AT89C52. Bộ Định Thời 2 Bộ định thời 2 là một bộ Đếm/định thời có thể hoạt động định thời hoặc đếm một sự kiện. Kiểu hoạt động được chọn bằng bit C/T2 trong SFR T2CON. Bộ định thời 2 có 3 chế độ hoạt động: Thu nhận, tự nạp lại, tạo ra tốc độ baud, tốc độ đếm bằng 1/12 tần số của mạch dao động. Các chế độ hoạt động của bộ định thời 2 RCLK+TCLK CP/RL2 TR2 Chế Độ 0 0 1 Nạp tự động 16-bit 0 1 1 Thu nhận 16-bit 1 X 1 Tạo tốc độ Baud X X 0 tắt Trong chức năng đếm, thanh ghi được tăng một trị số trong đáp ứng chuyển 1 thành 0 trong chân đầu vào bên ngoài hoạt động đúng của nó, T2. Trong chức năng này đầu vào bên ngoài lấy mẫu trong quá trình S5P2 của mọi chu kì máy. Khi mẫu được đưa lên mức cao ở một chu kì và đạt mức thấp trong chu ki tiếp theo thì đếm được tăng 1 giá trị. Giá trị đếm mới xuất hiện trong thanh ghi trong S3P1 của chu kì sau chu kì mà sự chuyển tiếp được phát hiện. Từ 2 chu kì máy(24 chu kì mạch dao động ) được yêu cầu để thừa nhận chuyển tiếp 1 thành 0, tốc độ đếm tối đa là 1/24 tần Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 40 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới số mạch dao động. Để đảm bảo 1 mức độ nhất định được lấy mẫu tối thiểu 1 lần trước khi thay đổi,mức độ đó nên được giữ trong tối thiểu 1 chu kì máy trọn vẹn. Chế độ Thu nhận (Capture) Trong chế độ thu nhận, 2 tùy chọn được chọn bởi EXEN2 trong T2CON . Nếu EXEN2=0,bộ định thời 2 là 1 bộ đếm hay định thời 16-bit thiết lập bit TF2 trong T2CON khi tràn bộ nhớ. Bit đó có thể dược dùng để tạo ra 1 ngắt. Nếu EXEN2=1, bộ định thời 2 thực thi cùng hoạt động ,nhưng chuyển đổi 1Æ0 tại đầu vào ngoài T2EX cũng gây ra giá trị hiện tại TH2 và TL2 để được thu nhận lần lượt trong RCAP2H và RCAP2L.Ngoài ra ,sự chuyển đổi tại T2EX cũng là nguyên nhân khiến bit EXF2 trong T2CON được thiết lập.Bit EXF2 cũng như TF2 có thể tạo ra 1 ngắt. Hình vẽ minh họa: Chế độ Tự nạp lại (Bộ đếm tiến hoặc lùi ) Bộ định thời 2 có thể được lập trình để đếm tiến hoặc lùi khi đã định cấu hình trong chế độ tự nạp lại 16-bit.Tính năng này được gọi tới bằng bit DCEN (Down Counter Enable) được định vị trong SFR T2MOD.Trong lúc Reset, bit DCEN được set tới 0 vì thế bộ định thời 2 sẽ mặc định đếm tiến. Khi DCEN được set , bộ định thời 2 có thể đếm tiến hoặc lùi , phụ thuộc giá trị của chân T2EX. Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 41 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Hình vẽ minh họa: DCEN=0 Trên hình vẽ trên ta thấy bộ định thời 2 tự động đếm tiến khi DCEN=0. Trong chế độ này, 2 tùy chọn được chọn bởi bit EXEN2 trong T2CON.Nếu EXEN2=0 bộ định thời 2 đếm tăng tới 0FFFFH và sau đó thiết lập bit TF2 khi tràn bộ nhớ .Tràn bộ nhớ cũng khiến các thanh ghi định thời được nạp lại với 16-bit giá trị trong RCAP2H và RCAP2L.Các giá trị tong RCAP2Hvà RCAP2L trong bộ định thời trong chế độ Thu nhận được định sẵn bằng phần mềm . Nếu EXEN2=1, chế độ nạp lại 16-bit có thể được khởi chạy bằng sự tràn bộ nhớ hoặc sự chuyển 1Æ0 tại đầu vào ngoài T2EX . Sự chuyển đổi đó cũng thiết lập bit EXF2. Cả 2 bit TF2 và EXF2 đều có thể tạo ra 1 ngắt nếu được phép. DCEN=1 Sự thiết lập bit DCEN(DCEN=1) cho phép bộ định thời 2 đếm tiến hoặc lùi. Trong chế độ này ,chân T2EX điều khiển hướng đếm .T2EX=1,bộ định thời 2 đếm tiến.Bộ định thời sẽ tràn tại 0FFFFH và thiết lập bit TF2.Sự tràn bộ nhớ cũng khiến Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 42 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới 16-bit giá trị trong RCAP2H và RCAP2L được nạp lại lần lượt vào trong các thanh ghi định thời TH2 và TL2. T2EX=0,bộ định thời đếm lùi.Bộ định thời thiếu bộ nhớ khi giá trị lưu trữ trong TH2 và TL2 bằng giá trị lưu trữ trong RCAP2H và RCAP2L. Underflow thiết lập bit TF2 và làm cho 0FFFFH được nạp lại vào các thanh ghi định thời . Bit EXF2 toggles mỗi khi bộ định thời 2 tràn bộ nhớ hoặc thiếu bộ nhớ và có thể được sử dụng như bit thứ 17.Trong chế độ hoạt động này EXF2 không làm cờ tràn. Máy phát tốc độ baud Bộ định thời 2 được lựa chọn như máy phát tốc độ baud bằng việc thiết lập TCLK , RCLK trong T2CON(bảng 5.2) .Chú ý rằng tốc độ baud cho truyền và nhận có thể khác nếu bộ định thời 2 đực dung cho máy nhận hoặc máy truyền và bộ định thời 1 được dùng cho chức năng khác.Việc thiết lập RCLK , TCLK đặt bộ định thời 2 vào chế độ máy phát tốc độ baud của nó, được chỉ ra trong hình minh họa 13-1Chế độ máy phát tốc độ baud tương tự như chế độ tự nạp lại,trong đó 1 rollover trong TF2 làm cho các thanh ghi bộ định thời 2 được nạp lại với 16 bit giá trị trong các thanh ghi RCAP2H và RCAP2L,chúng được định sẵn bằng phần mềm.Tốc độ baud trong các chế độ 1và 3 được xác định bằng tốc độ tràn bộ nhớ theo phương trình sau: Tốc độ baud các chế độ 1và3 = tốc độ tràn bộ nhớ của bộ định thời 2/16. Bộ định thời có thể được cấu hình để hoạt động định thời hoặc đếm.Trong hầu hết các ứng dụng ,nó được cấu hình cho hoạt động định thời.Thông thường ,như 1 thiết bị định thời,nó gia tăng mọi chu kì máy(tại 1/12 tần số mạch dao động).Tuy nhiên như 1 máy phát tốc độ baud ,nó gia tăng mọi trạng thái thòi gian(tại ½ tần số mạch dao động). Công thức tính tốc độ baud : Chế độ 1và 3 Tần số mạch dao động Tốc độ baud 32x[65536-(RCAP2H,RCAP2L)] Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 43 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Trong đó (RCAP2H , RCAP2L)là nội dung của RCAP2H và RCAP2L được lấy bằng 1 số nguyên không dấu 16bit. Hình 1.19: Bộ định thời 2 trong chế độ máy phát tốc độ baud Bộ định thời 2trong chế độ 1 máy phat tốc độ baud được minh họa bằng hình 1.19 .Hình minh họa này chỉ đúng nếu RCLK hoặcTCLK=1trong T2CON. Chú ý rằng 1 rollover trong TH2 khong thiết lập TF2 và sẽ không tạo ra ngắt. Cũng lưu ý rằng nếu EXEN2 được thiết lập ,1 chuyển đổi 1Æ0 trong T2EX sẽ thiết lập EXF2 nhưng không nạp lại từ (RCAP2H , RCAP2L) tới (TH2 ,THL) . Như vậy khi bộ định thời 2 được sử dụng trong chế độ máy phát tốc độ baud , T2EX có thể được dung như một ngắt ngoài. Chú ý rằng khi bộ định thời 2 đang chạy (TR2 = 1) như một bộ định thời trong chế độ tạo tốc độ baud , TH2 hoặc TL2 không được đọc từ hoặc ghi tới bộ định thời 2 . Dưới những điều kiện đó , bộ định thời gia tăng mọi trạng thái thời gian , và kết quả của việc đọc hay ghi không thể chính xác . Thanh ghi RCAP2 có thể đọc nhưng không thể ghi ,bởi vì việc ghi có thể chồng lên việc nạp lại gây ra các lỗi nạp lại , ghi . Bộ định thời phải được tắt trước khi truy cập bộ định thời 2 hoặc các thanh ghi RCAP2 Programmable Clock Out Một xung clock chu kì nhiệm vụ 50% có thể được lập trình đi ra trên P1.0 , như được chỉ ra trên hình 14-1 . Chân này thêm vào để trở thành một chân nhập /xuất thông thường ,có hai chức năng xen kẽ nhau . Nó có thể được lập trình tới đầu vào của xung clock ngoài cho bộ đếm /định thời 2 hoặc tới đầu ra của xung clock chu kì nhiệm vụ 50% trong dải từ 61Hz đến 4MHz cho tần số hoạt động là 16MHz Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 44 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Để định cấu hình bộ đếm /định thời 2như là máy tạo xung clock ,bit C/T2 (T2CON.1) phải được xoá và bit T2OE (T2MOD.1) phải được thiết lập . Bit TR2 (T2CON.2) bắt đầu và dừng bộ định thời . Tần số xung nhịp ra phụ thuộc tần số mạch dao động và giá trị nạp lại của các thanh ghi thu nhận của bộ định thời 2 (RCAP2H ,RCAP2L) được tính theo phương trình sau : Tần số xung nhịp ra =Tần số mạch dao động/{4x[65536-(RCAP2H,RCAP2L)]} Trong chế độ xung nhịp ra ,bộ định thời 2 roll-overs sẽ không tạo ra ngắt . Phương thức của chế độ này tương tự khi bộ định thời 2 được sử dụng như một máy phát tốc độ baud .Có thể đồng thời sử dụng bộ định thời 2 như một máy phát tốc độ baud và một máy phát xung clock . Tuy nhiên chú ý rằng các tần số tốc độ baud và xung clock ra không thể xác định độc lập từ một thiết bị khác , chúng sử dụng cả RCAP2H và RCAP2L . Hình minh hoạ: Bộ định thời 2 trong chế độ xung nhịp ra Ngắt AT89C55WD có tất cả 6 vector : 2 ngắt ngoài (INT0 ,INT1), 3 ngắt định thời (bộ định thời 0,1 và 2) và 3 ngắt cổng nối tiếp . Những ngắt này được chỉ ra trong hình minh hoạ 15-1 . Bảng 15-1 . Thanh ghi cho phép ngắt(IE) EA ET2 ES ET1 EX1 ET0 EX0 Bit cho phép =1 cho phép ngắt Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 45 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Bit cho phép =0 vô hiệu hóa ngắt Mỗi nguồn ngắt có thể được cho phép hoặc không cho phép riêng lẻ bằng cách thiết lập hoặc xoá một bit trong thanh ghi. chức năng đặc biệt IE . IE cũng chứa một bit vô hiệu hoá chung ,EA, nó vô hiệu hoá tất cả các ngắt trước đó . Chú ý rằng bảng 5 chỉ ra rằng bit vị trí IE.6 được bổ sung . Phần mềm người dùng không nên ghi ‘1’ tới bit vị trí đó , nó có thể được sử dụng trong các sản phẩm AT89 tương lai . Ngắt bộ định thời 2 được tạo bởi vùng OR của các bit của TF2 và EXF2 trong thanh ghi T2CON . Không cờ nào được xoá bằng phần cứng khi sự phục vụ thường lệ được vector hoá . Trong thực tế ,sự phục vụ thường lệ có thể phải xác định TF2 hay EXF2 tạo ra ngắt đó,và bit đó phải được xóa trong phần mềm. Các cờ TF0,TF1của bộ định thời 0 và bộ định thời 1 được thiết lập tại S5P2 của chu kì mà các bộ định thời tàn bộ nhớ. Các giá trị này được làm tròn bằng bằng circuitry trong chu kì tiếp theo.Tuy nhiên,cờ TF2 của bộ định thời 2lại được thiết lập tại S2P2 và được làm tròn trong cùng chu kì với chu kì bộ định thời tràn. Biểu tượng Vị trí Chức năng EA IE.7 Vô hiệu hóa mọi ngắt. Nếu EA= 0, không có ngắt nào được thừa nhận. Nếu EA= 1, mỗi nguồn ngắt cho phép hay vô hiệu hóa bằng cách thiết lập hoặc xóa bit cho phép của nó – IE.6 Dự trữ. ET2 IE.5 Bit cho phép ngắt bộ định thời 2. ES IE.4 Bit cho phép ngắt port nối tiếp. ET1 IE.3 Bit cho phép ngắt bộ định thời 1. EX1 IE.2 Bit cho phép ngắt ngoài . ET0 IE.1 Bit cho phép ngắt bộ định thời 0 . EX0 IE.0 Bên ngoài gián đoạn 0 mẩu có thể. Phần mềm người dùng không bao giờ nên ghi 1S tới các bit dự trữ , bởi vì chúng có thể sử dụng trong những sản phẩm AT89 tương lai. 16. Các đặc tính của mạch dao động XTAL1và XTAL2 lần lượt là đầu vào và đầu ra của 1 bộ khuếch đại đảo được cấu hình làm mạch dao động trên chip, được chỉ ra trong hình minh họa 18-1 . Hoặc 1 tinh thể thạch anh hoặc mạch cộng hưởng gốm được sử dụng. Để điều khiển thiết bị này từ 1 nguồn xung clock bên ngoài,XTAL2 được thả nổi ( không kết nối )trong khi XTAL1 được điều khiển.(như hình 18-2).Không có yêu cầu nào về chu kì nhiệm vụ của tín hiệu xung clock bên ngoài ,vì để đầu vào này đến được mạch tạo xung clock bên trong chip phải đi qua 1 flip-flop chia-2,nhưng các chi tiết kĩ thuật về thời gian mức cao và mức thấp , điện áp cực tiểu và cực đại phải được xem xét . Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 46 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Chế độ Nghỉ Trong chế độ nghỉ ,CPU đặt chính nó vào trạng thái ngủ trong khi tất cả các ngoại vi bên trong chip vẫn tích cực. Chế độ này được điều khiển bởi phần mềm . Nội dung của RAM trên chip và của tất cả các thanh ghi chức năng đặc biệt vẫn không đổi trong thời gian tồn tại chế độ này.Chế độ nghỉ được kết thúc bởi 1 ngắt bất kì nào được phép hoặc bằng Reset cứng. Ta cần lưu ý rằng khi chế độ nghỉ được két thúc bởi 1 reset cứng ,chip vi điều khiển sẽ tiếp tục bình thường việc thực thi chương trình từ nơi chương trình bị tạm dừng ,trong vòng 2 chu kì máy trước khi gải thuật reset mềmm nắm quỳen điều khiển. Ở chế độ nghỉ ,phần cứng trên chip cấm truy xuât RAM nội dung nhưng cho phép truy xuất các chân của các port. Để tránh khả năng có 1 thao tác ghi không mong muốn đến 1 chân port khi chế độ nghỉ kết thúc bằng reset ,lệnh tiếp theo lệnh yêu cầu chế độ nghỉ không nên là lệnh ghi đến chân port hoặc đến bộ nhớ ngoài. Chế độ nguồn giảm Trong chế độ nguồn giảm ,mạch dao động ngừng hoạt động và lệnh yêu cầu chế độ nguồn giảm là lệnh sau cùng được thực thi.RAM trên chip và các thanh ghi chức năng đặc biệt vẫn duy trì giá trị của chúng cho đến khi chế độ nguồn giảm kết thúc . Ra khỏi chế độ nguồn giảm bằng reset cứng hoặc bằng 1 ngắt được phép.Reset xác định lại các thanh ghi chức năng đặc biẹt nhưng không thay đổi RAM trên chip.Việc reset không nên xảy ra trước khi Vcc được khôi phục lại mức điện áp bình thường và phải kéo dài trạng thái tích cực của chân reset đủ lâu để cho phép mạch dao động hoạt động trở lại và đạt trạng thái ổn định . Bảng trạng thái của các chân ngoài trong chế độ nguồn giảm, chế độ nghỉ Chế độ Bộ nhớ Chương trình ALE PSEN PORT0 PORT1 PORT2 PORT3 Nghỉ Bên trong 1 1 Dữ liệu Dữ liệu Dữ liệu Dữ liệu Nghỉ Bên ngoài 1 1 Thả nổi Dữ liệu Địa chỉ Dữ liệu Nguồn giảm Bên trong 0 0 Dữ liệu Dữ liệu Dữ liệu Dữ liệu Nguồn giảm Bên ngoài 0 0 Thả nổi Dữ liệu Dữ liệu Dữ liệu Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 47 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới 1.3 VI ĐIỀU KHIỂN AT89C54/58 1.3.1 Mô tả SST89C54 và SST89C58 là thuộc họ FlashFlex51 vi mạch điều khiển 8-bit. SST89C54/58 cùng tập lệnh mạnh và sử dụng cùng kiểu kiến trúc, thích hợp với tiêu chuẩn thiết bị vi điều khiển 8xC5x . SST89C54/58 có 20/ 36 KB của bộ nhớ chương trình EEPROM trong chíp tích hợp. Phần chính của khối SupperFlash 0 chiếm 16/32 KB (của) không gian nhớ chương trình bên trong và khối SupperFlash chiếm giữ 4 KB của SST89C54/58 trong không gian nhớ chương trình bên trong. 4Kbyte của khối SuperFlash thứ hai có thể được sắp xếp ở vị trí cao hay thấp 64 KByte; nó có thể cũng được ẩn dưới bộ đếm chương trình và sử dụng dữ liệu như một EEPROM độc lập. Khối bộ nhớ Flash có thể được lập trình qua một tiêu chuẩn 87C5x OTP EPROM phù hợp với một bộ tiếp hợp đặc biệt và vi chương trình cho những thiết bị SST89C54/58. Hình 1.20. Sơ đồ khối SST89C54/58 Hình 1.21. Sơ đồ chân ra SST89C54/58 Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 48 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới 1.3.2.Tổ chức bộ nhớ SST89C54/58 có vùng địa chỉ riêng biệt cho bộ nhớ chương trình dữ liệu. Bộ nhớ chương trình Có hai khối bộ nhớ truy cập nhanh bên trong SST89C54/58. Khối bộ nhớ block 0 có 16/32 Kbyte và chiếm giữ vùng địa chỉ 0000H đến 3FFFH/7FFFH. Khối bộ nhớ truy cập nhanh thứ hai là Block 1 có 4 Kbyte và chiếm giữ vùng địa chỉ F000H tới FFFFH. 16/32 K khối nhớ truy cập nhanh x8 được tổ chức như 128/256 giống như khu vực địa chỉ từ A15 đến A17. Mỗi khu vực chứa đựng 2 hàng với địa chỉ hàng từ A15 đ ến A6. Mỗi hàng có 64 byte với địa chỉ byte từ A5 đến A0 Hình 1.22. Tổ chức thành các Sector ` Khi cho phép thao tác mã bên trong (EA#=1), 16/32 khối nhớ truy cập nhanh đầu tiên luôn hiện ở máy đếm chương trình mã lệnh. Hình 5 và hình 6 cho thấy sự tổ chức bộ nhớ chương trình cho SST89C54/58 Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 49 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Hình 1.23. Tổ chức chương trình bộ nhớ SST89C54/58 Khi cho phép thao tác mã bên trong(EA#=1), khối bộ nhớ 4Kbyte thứ 2 truy cập nhanh cho mã lệnh, khối bộ nhớ thứ 2 luôn luôn có thể tiếp cận những thanh ghi của hòm thư: SFCM, SFCF, SFAL, SFAH, SFDT và SFST. Khi nào bit 7 của cấu hình hòm thư SupperFlash (SFCF[7]), SFR định địa chỉ B1H, trục phụ của khối 4Kbyte sẽ hiện rõ ở bộ đếm chương trình. Sắp xếp bộ nhớ SST89C54/58 cho phép sắp xếp một cách đặc biệt, người sử dụng có thể sắp xếp bộ nhớ Flash vào bên trong các rãnh từ, vì thế có thể ngăn chặn Block 0 của bộ nhớ Flash đã được chương trình hoá. Từ đó có thể ngăn chặn Block 0 chiếm giữ vùng địa chỉ chương trình bên phải của 8051 tại vị trí các vector ngắt cư trú, những vector ngắt đó sẽ không sẵn có khi Block 0 đang được chương trình hóa. SST89C54/58 cung cấp 4 tuỳ chọn của sự sắp xếp bộ nhớ. Khi nào 4Kbyte ở mức thấp được ánh xạ, bất kì sự truy nhập chương trình bên trong, địa chỉ logic sẽ bị hạn chế từ 0000H đến 0FFFH sẽ có 4 giá trị lớn nhất của địa chỉ thành bit ‘1’, một lần nữa sự truy cập lại được gửi tới F000H – FFFFH. Block 1 cũng có thể truy cập đến F000H – FFFFH. Hình 7 và 8 biểu diễn sự sắp xếp lại tổ chức bộ nhớ chương trình của SST89C54/58. Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 50 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Hình 1.24. SST89C54/58 Tổ chức lại bộ nhớ Hình 1.25. SST89C54/58 sắp xếp lại chương trình chương trình tổ chức bộ nhớ Bộ nhớ dữ liệu SST89C54/58 có 256x8 bit của bộ nhớ RAM và 64Kbyte dữ liệu bộ nhớ ngoài Hình 1.26. Tổ chức ô nhớ trong thanh ghi chức năng của Flashflex51 Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 51 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Thanh ghi chức năng đặc biệt c ủa SST89C54/58 Bảng 3A: CPU related SFRs Bảng 3B: Lập trình bộ nhớ Flash SFRs Kí hiệu Mô tả Chỉ dẫn địa chỉ Địa chỉ bit, kí hiệu hoặc thay thế chuyển hàm Khởi tạo Giá trị LSB ACC* Bình ắc quy E0H ACC[7:0] 00H B* Đăng kí B F0H B[7:0] 00H PSW* Từ tình trạng chương trình D0 H CY A C F0 RS 1 RS0 OV F1 P 00H SP Ngăn xếp con trỏ 81H SP[7:0] 07H DPL Điểm dữ liệu thấp 0 82H DLP[7:0] 00H DPH Điểm dữ liệu cao 0 83H DHP[7:0] 00H IE* Cho phép ngắt A8 H EA - ET 2 ES 0 ET 1 EX 1 ET0 EX0 40H IP* Ưu tiên ngắt B8H - - PT 2 PS PT 1 PX 1 PT0 PX0 xx000000 b PCON Điều khiển nguồn 87H SM OD - - - GF 1 GF 0 PD IDL 0xxx0000 b Kí hiệu Mô tả Chỉ dẫn địa chỉ Địa chỉ bít, kí hiệu hoặc thay thế chuyển hàm Khởi tạo giá trị LSB SFST Tình trạng Super Flash B6H SECD - Busy Flash_busy - - xxx00000B SFCF Cấu hình Super Flash B1H VIS IAPEN - - - - MAP_EN 000000xxB SFCM Lệnh Super Flash B2H FIE FCM 00H SFDT Dữ liệu Super B5H Thanh ghi dữ liệu SuperFlassh 00H Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 52 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Flash SFAL Địa chỉ thấp Super Flash B3H SuperFlash sắp đặt thanh ghi địa chỉ thấp từ A7-A0(SFAL) 00H SFAH Địa chỉ cao Super FLash B4H SuperFlash sắp đặt thanh ghi địa chỉ cao từ A15 – A8 (SFAH) 00H Thanh ghi trạng thái SuperFlash (SFST) ( Thanh ghi chỉ đọc) Vị trí 7 6 5 4 3 2 1 0 SECD2 SECD1 SECD0 - Busy Flash_busy - - 0B6H Kí hiệu Chức năng SECD2 Kiểm tra bit 1 SECD1 Kiểm tra bit 2 SECD0 Kiểm tra bit 3 Chuyển tới bảng 8 cho tuỳ chọn kiểm tra khóa BUSY Truyền loạt chương trình hoàn thành kiểm soát vòng bit 1: Thiết bị bận với thao tác flash 0: Thiết bị sẵn sàng cho thao truyền loạt chương trình tiếp theo Flash_busy Hoàn thành thao tác kiểm tra Flash 1: Thiết bị bận với thao tác flash 0: Thiết bị hoàn thành các lệnh cuối cùng, bao gồm cả truyền loạt chương trình Thanh ghi lệnh SuperFlash (SFCM) vị trí 0B2H Kí hiệu Chức năng 7 6 5 4 3 2 1 0 FIE FCM6 FCM5 FCM4 FCM3 FCM2 FCM1 FCM0 FIE Flash cho phép ngắt 1: INT1# hoàn thành thao tác gán tín hiệu IAP INT1# không cho phép ngắt ngoài 0: INT1# không gán FCM[6:0] Flash thao tác lệnh 000 – 0001B chíp xoá Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 53 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới 000 – 0110B truyền loạt chương trình 000 – 1011B xoá rãnh từ 000 – 1100B Kiểm tra byte 000 – 1101B Xoá khối 000 – 1110B Byte chương trình tất cả các sự kết hợp khác không được thực hiện, và dự trữ cho sử dụng trong tương lai. Thanh ghi dữ liệu SuperFlash (SFDT) vị trí 0B5H Thanh ghi địa chỉ SuperFlash (SFAL) 7 6 5 4 3 2 1 0 Thanh ghi dữ liệu SuperFlash vị trí 0B3H Thanh ghi địa chỉ SuperFlash( SFAH) 7 6 5 4 3 2 1 0 Thanh ghi địa chỉ thấp SuperFlash Vị trí 0B4H Bảng 3C: thiết bị bấm giờ SFRs 7 6 5 4 3 2 1 0 Thanh ghi địa chỉ cao SuperFlash WDTC Điều khiển thiết bị bấm giờ C0H - - - - WDRE WDTS WDT SWDT X0H WDTD Thiết bị bấm giờ dữ liệu/ nạp lại 86H WDRL 00H Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 54 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới 1.4 VI ĐIỀU KHIỂN AT89C2051 1.4.1 Đặc trương của AT89C2051 • Tương thích với sản phẩm họ MCS_51. • Chiếm 2k bytes của bộ nhớ flass. • Hệ thống hoạt động trong nguần điện 2,7v đến 6v. • Thao tác trong miền tĩnh tấn số:0Hz tới 24MHz. • Có hai mức để xoá chương trình. • 128bytes RAM. • có 15 đường xuất nhập. • có 2 bộ định thời timer/counter chiếm 16bit. • 6 nguần ngắt. • kênh UART dùng để lập trình tuần tự. • LED thiết bị dẫn tín hiệu ra trực tiếp. • Trong bộ nhớ có chứa thước so sánh tín hiệu tương tự 1.4.2 Mô tả AT89C2051 là một hệ vi tính 8bit_đơn chíp CMOS có hiệu xuất cao.công xuất nguồn tiêu thụ thấp và có 2 k bytes bộ nhớ ROM FLASH có thể Xoá/lập trình được.chíp này sản xuất dựa vào công nghệ bộ nhớ ko mất nội dung có độ tích hợp cao của ATMEL. AT89C2051 cũng thích hợp với các lệnh và các chân ra của chuẩn công nghiệp MCS_51 flash trên chíp cho phép bộ nhớ chương trình được lập trình lập lại trên hệ thống hoặc bằng bộ lập bộ nhớ không mất nội dung qui ước.bằng cách kết hợp cpu linh hoạt 8bit với Flash trên một chíp mạnh đáp ứng cho ta những ứng dụng diều khiển AT89C2051 thiết kế với logic tĩnh cho hoạt động có tần số giảm xuống 0 và hỗ trợ hai chế độ tiết kiệm năng lượng. Nó có các chế độ như chế độ nghỉ dừng CPU Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 55 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới trong khi vẫn cho phép RAM,các bộ định thời/đếm,port nối tiếp và hệ thống ngắt tiếp tục hoạt động. Chế độ nguồn giảm duy trì nội dung trong RAM không cho mạch dao động cung cấp xung clock nhằm vô hiệu hoá Các hoạt động khác của chíp cho đến khi có reset phần cứng tiếp theo. Cấu hình chân ra AT89C2051: Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 56 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới CHƯƠNG 2. HỌ VI ĐIỀU KHIỂN AVR AT90S8535 2.1 Các đặc tính AVR -Cấu trúc RISC(reduced instruction set computer:máy tính dùng tập lệnh rút gọn) hiệu năng cao- nguồn điện thấp • 118 lệnh mạnh mẽ -Đa số thực hiện theo đồng hồ chu kỳ đơn • 32 x 8 thanh ghi làm việc chế độ đa dụng • Lên tới 8 triệu lệnh mỗi giây thông lượng 8 MHZ • 8k bytes trong hệ thống có thể chương trình hoá một cách nhanh chóng • Bộ giao diện nối tiếp SPI trong hệ thống lập trình • Khả năng chịu đựng : 1,000 viết/xoá bỏ những chu trình • 512 Bytes EEPROM • Khả năng chịu đựng : 100,000 viết/xoá bỏ những chu trình • 512 Bytes SRAM bên trong • Soạn chương trình khoá cho các phần mềm an toàn • 8 kênh, 10 bit ADC(Analog – to digital conversion:chuyển đổi tín hiệu tương tự sang tín hiệu số) • Có thể chương trình hoá hệ thống UART • Bộ giao diện nối tiếp SPI chủ/khách • Hai thiết bị tính giờ/máy đếm 8 - bit cùng với máy đếm và chế độ so sánh riêng biệt • Một thiết bị tính giờ/máy đếm 16 – bit cùng với máy đếm, chế độ so sánh và sự giành được riêng biệt và đôi 8-, 9-,10- bit PWM • Người kiểm soát thiết bị tính giờ có thể lập trình với việc bật bộ dao động chíp • Máy so sánh tương tự trên chíp • Mạch xác lập lại nguồn điện • Đồng hồ thời gian thực(RTC) cùng với bộ dao động và kiểu máy đếm riêng biệt • Các nguồn ngắt bên trong và bên ngoài • Ba chế độ ngủ(tĩnh) : chế độ nhàn rỗi, chế độ tiết kiệm điện, chế độ ngắt điện. Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 57 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Tiêu thụ điện ở 4 MHz, 3V, 20°C -Hoạt động : 6.4 mA -Chế độ nhàn rỗi: 1.9 mA -Chế độ ngắt điện: <1 µA Vào/Ra và các gói -32 đường vào ra có thể lập trình được -40-bước(răng ren) PDIP, 44- bước(răng ren) PLCC, 44- bước(răng ren) TQFP, và 44-giỏ(Đ ơn v ị đo l ường) MLF Điện áp hoạt động - VCC: 4.0 - 6.0V AT90S8535 - VCC: 2.7 - 6.0V AT90LS8535 Các mức tốc độ - 0 - 8 MHz cho AT90S8535 - 0 - 4 MHz cho AT90LS8535 Những cấu hình chân Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 58 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới 2. cấ đồ ch th 32 gi tu độ Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 59 2. Phần mô tả AT90S8535 là một chip CMOS vi điều khiển 8 – bit công suất nhỏ dựa trên u trúc của AVR RISC. Bằng việc thực hiện mạnh mẽ các lệnh trong một chu kỳ ng hồ đơn, AT90S8535 đạt được thông lượng gần 1 triệu lệnh/giây cho mỗi MHZ o phép trình thiết kế tối ưu hoá Lõi AVR kết hợp với một lệnh thiết lập với 32 thanh ghi đa năng đang làm việc. Tất cả 32 thanh ghi được nối trực tiếp tới bộ số học logic (ALU), cho phép hai thanh ghi độc lập được truy cập trong một lệnh đơn được thực hiện trong một chu kỳ đồng hồ.Kết quả cấu trúc là nhiều mã hiệu quả hơn trong khi dạt được lưu lượng lên tới mười lần nhanh hơn CISC microcontrollers. AT90S8535 cung cấp những đặc tính sau:8KB cho hệ ống lập trình tia sáng, 512Byte EEPROM, 512Byte SRAM, 32 chân vào ra đa năng, thanh ghi đa năng đang làm việc, đồng hồ thời gian thực, (RTC), ba thiết bị ờ/máy linh hoạt với cách thức so sánh, những ngắt ngoài và bên trong một UART ần tự lập trình được, 8 kênh, 10 bit ADC thiết bị bấm giờ lập trình được với bộ giao ng bên trong,một cổng SPI nối tiếp và ba phần mềm có thể chọn được chế độ tiết Hình 2.1. Sơ đồ chân AT90S8535 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới kiệm điện. Chế độ nhàn rỗi dừng CPU trong khi cho phép SRAM, thiết bị tính giờ/máy đếm, hệ thống cổng và ngắt tiếp tục được hoạt động. Chế độ ngắt điện cất giữ nội dung thanh ghi nhưng làm treo máy tạo dao động, vô hiệu hoá tất cả các chức năng khác của chíp cho tới khi ngắt tiếp hoặc phần cứng thiết lập lại.Trong chế độ tắt điện , máy tạo dao động tính giờ tiếp tục để chạy, cho phép người sử dụng bảo vệ thiết bị tính giờ căn bản trong khi các phần còn lại của thiết bị đang dừng ở giữa chừng. Thiết bị được sản xuất đang sử dụng mật độ cao bộ nhớ công nghệ không linh hoạt . ISP trong chip Flash cho phép bộ nhớ chương trình được chương trình hoá trong hệ thống qua một mạch ghép nối tiếp SPI hoặc bởi kí ức lập trình viên không linh hoạt. Bằng việc kết hợp một CPU có tệp thu gọn 8 –bit cùng với hệ thống lập trình được Flash hoá trên một chip đơn. AT90S8535 Atmel là một vi điều khiển mạnh mà cung cấp một giải pháp có tính linh hoạt cao và chi phí hợp lí tới nhiều điều khiển nhúng. AVR AT90S8535 được hỗ trợ với một bộ đầy đủ chương trình và những công cụ phát triển hệ thống . Bao gồm : Những người biên tập C, những chương trình hợp ngữ vĩ mô, những trình gỡ rối/những sự mô phỏng, sự mô phỏng trong mạch và sự đánh giá các dụng cụ. Mô tả chân VCC Cung cấp Điện áp Số GND Tiếp đất số Port A (PA7..PA0) Cổng A là một cổng vào ra có hướng 8-bit. Những chốt cổng có thể cung cấp một điện trở trong quá tải (được chọn cho mỗi bit). Cổng A bộ đệm đầu ra có thể hụt 20 mA và có thể trực tiếp điều khiển hiỉen thị đèn LED. Khi các chốt từ PA0 đến PA7 được sử dụng như những dữ liệu vào thì ngoài được kéo thấp, chúng sẽ là dòng điện nguồn nếu điện trở trong quá tải lên được hoạt động .Cổng A cũng đáp ứng như những dữ liệu vào tương tự đến bộ biến đổi A/D. Các chốt cổng A là ba trạng thái khi một điều kiện thiết lập lại được hoạt động , thậm chí nếu đồng hồ không phải đang chạy. Port B (PB7..PB0) Cổng B là một cổng vào ra có hướng 8-bit cùng với điện trở trong tăng vọt. Cổng B bộ đệm đầu ra có thể hụt 20 mA. Như những dữ liệu vào, các chốt cổng B những cái mà ngoài được kéo thấp sẽ là nguồn điện nếu như điện trở quá tải được hoạt động. Cổng B cũng phục vụ cho các chức năng của những đặc tính đặc biệt khác của AT90S8535 như đã được liệt kê ở trang 78. Các chốt cổng B là ba trạng thái khi một điều kiện thiết lập lại được hoạt động , thậm chí nếu đồng hồ không phải đang chạy. Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 60 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Port C (PC7..PC0) Cổng C những bộ đệm đầu ra có thể hụt 20 mA. Như những dữ liệu vào, các chốt cổng C những cái mà ngoài được kéo thấp sẽ là nguồn điện nếu như điện trở quá tải được hoạt động. Hai chốt cổng C có thể như sự lựa chọn được sử dụng như máy tạo dao động cho thiết bị tính giờ/máy đếm2. Các chốt cổng C là ba trạng thái khi một điều kiện thiết lập lại được hoạt động , thậm chí nếu đồng hồ không phải đang chạy. Port D (PD7..PD0) Cổng D là một cổng vào ra có hướng 8-bit cùng với điện trở trong quá tải. Cổng B bộ đệm đầu ra có thể hụt 20 mA. Như những dữ liệu vào, các chốt cổng B những cái mà ngoài được kéo thấp sẽ là nguồn điện nếu như điện trở quá tải được hoạt động. Cổng D cũng phục vụ cho các chức năng của những đặc tính đặc biệt khác của AT90S8535 như đã được liệt kê ở trang 86. Các chốt cổng D là ba trạng thái khi một điều kiện thiết lập lại được hoạt động , thậm chí nếu đồng hồ không phải đang chạy. Reset dữ liệu đầu vào.Một thiết lập bên ngoài được sinh ra bởi một mức thấp trên chốt ESET. Thiết lập lại xung dài hơn 50 ns sẽ sinh ra một reset, dù đồng hồ không phải đang chạy. Các xung ngắn hơn không được bảo đảm phát sinh ra một reset. XTAL1 Dữ liệu tới máy khuếch đại bộ dao động đảo và dữ liệu mạch điều hành bên trong đồng hồ. XTAL2 Dữ liệu ra từ máy khuếch đại bộ dao động đảo AVCC là chốt cung cấp điện áp cho cổng A và bộ biến đổi tương tự/số. Nếu ADC không được sử dụng, chốt này phải được kết nối tới VCC. Nếu ADC được sử dụng, chốt này phải được kết nối tới VCC qua một bộ lọc thông thấp. Xem trang 68 những thao tác chi tiết trên ADC. AREF la sự đối chiếu dữ liệu vào tương tự cho bộ biến đổi tương tự/số. Để ADC hoạt động, một điện áp trong phạm vi 2V phải được ứng dụng vào chốt này. AGND Tiếp đất số. Nếu bản mạch có một mắt đáy tương tự riêng biệt, chốt này nên được kết nối tới mặt đáy. Cách khác thì kết nối tới GND. Bộ dao động tinh thể XTAL1 và XTAL2 là dữ liệu đầu vào và dữ liệu đầu ra , tương ứng, của một máy khuếch đại đảo cái mà có thể được cấu hình cho việc sử dụng như một bộ dao động trong chíp, như biểu diễn trong Hình 2. Cũng giống như một tinh Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 61 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới thể thạch anh hoặc một thiết bị cộng hưởng âm thanh có thể được sử dụng. Hình 2.3. Sơ đồ bộ dao dộng Đồng hồ ngoài:Để điều khiển thiết bị từ một nguồn đồng hồ ngoài, XTAL2 cần phải được để lại rời rạc trong khi XTAL1 được điều khiển như đã chỉ ra trong Bộ dao động Timer:Cho các chốt bộ dao động Timer, TOSC1 và TOSC2, tinh thể được kết nối trực tiếp giữa các chốt. Không một tụ điện ngoài nào đựơc cần đến. Bộ dao động được tối ưu hoá cho sự sự dụng cùng với một đồng hồ tinh thể tần số 32,768 Hz. Việc áp dụng một nguồn đồng hồ ngoài vào TOSC1không được đề cập tới. Kiến trúc tổng quan: Truy cập nhanh khái niệm thanh ghi tệp tin chứa chế độ làm việc thanh ghi đa năng 32 x 8 bit cùng với thời gian truy xuất một chu kỳ đồng hồ đơn. Điều đó có nghĩa là trong suốt một chu kỳ đồng hồ đơn, một thao tác ALU (Arithmetic Logic Unit: Đơn vị số học logic) được thực hiện. Hai toán hạng là dữ liệu đầu ra từ thanh ghi tệp tin. Phép toán được thực hiện và kết quả được lưu trữ trong thanh ghi tệp tin trong một chu kỳ đồng hồ. Sáu trong số 32 thanh ghi có thể được sử dụng khi ba con trỏ thanh ghi địa chỉ gián tiếp 16 bit định vị trí không gian dữ liệu, cho phép những sự tính toán địa chỉ hiệu quả .Một trong ba con trỏ địa chỉ cũng có thể được sử dụng như con trỏ địa chỉ để chức năng của bảng tra cưu không thay đổi. Những thanh ghi chức năng bổ sung này là 16- bít thanh ghi –X, thanh ghi –Y, thanh ghi –Z. Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 62 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới Hình 2.4. Cấu trúc AT90S8535 AVR RISC ALU hỗ trợ các hàm số học và các hàm logic học giưũa các thanh ghi hoặc giữa một hằng số và một thanh ghi.Các thao tác thanh ghi đơn cũng được thực hiện trong ALU. Hình 4 biểu diễn cấu trúc vi điều khiển AT90S8535 AVR RISC . Ngoài thao tác thanh ghi, cách đánh địa chỉ bộ nhớ quy ước cũng có thể được sử dụng trên thanh ghi tệp tin cũng được. Điều đó được cho phép bởi thực tế mà thanh ghi tệp tin là 1041H–11/01 được gán 32 địa chỉ không gian dữ liệu thấp nhất ($00-$1F) cho phép chúng được truy cập dường như chúng là những sự định vị bộ nhớ bình thường. Không gian nhớ vào/ra chứa 64 địa chỉ cho những chức năng ngoại vi CPU khi những thanh ghi điều khiển, Timer/Counters, các bộ đổi tương tự/số và các hàm vào ra khác vận hành. Bộ nhớ vào ra có thể được truy cập trực tiếp hoặc trong khi sự định vị trí không gian dữ liệu theo sau đó của thanh ghi tệp tin, $20 - $5F. AVR sử dụng khai niệm cấu trúc Harvard –cùng với các bộ nhớ riêng biệt các Bus chương trình và dữ liệu.Bộ nhớ chương trình được thực hiện cùng với một ống dẫn hai bước. Trong khi một chỉ dẫn đang được thực hiện, thì chỉ dẫn tiếp theo được đem về trước từ bộ nhớ chương trình. Khái niệm này cho phép các chỉ dẫn sẽ được thực hiện trong mọi chu kỳ đồng hồ. Bộ Bộ môn Công nghệ điều khiển tự động Khoa CNTT - ĐHTN 63 Tài liệu tham khảo cho môn Vi xử lý Các hệ vi xử lý thế hệ mới nhớ chương trình co thể tải xuống hệ thống bộ nhớ Flash. Với sự nhảy tương đối và những chỉ dẫn gọi, toàn bộ 4 K vùng địa chỉ trực tiếp được truy nhập. Đa số AVR chỉ dẫn có một khổ từ 16- bít đơn. Mỗi địa chỉ bộ nhớ chương trình chứa 16 hoặc 32 bit chỉ dẫn. Trong thời gian những ngắt và những sự gọi chương trình con, bộ đếm địa chỉ chương trình (PC) trả lời được lưu trữ trên ngăn xếp. Ngăn xếp thì có hiệu quả được cấp phát trong dữ liệu chung SRAM và vậy thì, kích thước ngăn xếp chỉ được hạn chế bởi tổng kích thước của SRAM và cách dùng SRAM. Hầu hết người sử dụng chương trình phải được khởi tạo lại SP trong việc khởi động lại thủ tục (trước khi các chương trình con hay các ngắt được thực hiện).Con trỏ ngăn xếp 10- bít (SP) thì có thể tiếp cận đọc/ghi trong không gian vào/ra. 512 bytes dữ liệu SRAM có thể dễ dàng được truy nhập qua năm c