Bài giảng môn Điện - Điện tử - ASIC lập trình được

Cell I/O ASIC lập trình được Ngõ ra DC Cánh tay robot (a) ba động cơ DC nhỏ kích cánh tay (b) Các chuyển mạch điều khiển từng động cơ. a) Mạch đệm ngõ ra bổ phụ CMOS. b) Transistor kéo xuống M2 (M1 tắt) hút dòng điện IOL ngang qua điện trở kéo lên R1. c) Transistor kéo lên M1 (M2 tắt) cấp dòng –IOH ngang qua điện trở kéo xuống R2. d) Đặc tính ngõ ra. Thí dụ: VOLmax = 0.4 V tại IOLmax = 8 mA VOH min = 4 V tại IOHmax = - 8 mA Giả sử các I/O buffer có khả năng cấp dòng hơn 5 mA. Beta của transistor là 100 và dòng đỉnh của động cơ là 0.5 A. Điện trở 470 ohm làm giảm 5 V nếu dòng ngõ ra của I/O buffer đạt 10 mA, giảm kích các transistor. (a) Tầng ngõ ra totem pole CMOS (M1 và M2 đều là kênh N) (b) Đặc tính ngõ ra totem pole (c) Các diode xén D1 và D2 trong mạch đệm ngõ ra (cả totem pole lẫn bổ phụ) (d) Các diode xén bắt đầu dẫn khi điện áp ngõ ra vượt quá các giới hạn cấp điện. Ngõ ra AC Hình sau đây trình bày một phần của trình tự tín hiệu trên bus (định thời). 1. Khởi đầu CHIP2 kích BUSA.B1 lên mức cao (CHIP2.D1và CHIP2.OE ở logic 1). 2. Cho phép ngõ ra mạch đệm trên CHIP2 (CHIP2.OE) xuống mức thấp thả nổi bus. Bus vẫn duy trì mức cao do có mạch giữ BK1. 3. Cho phép ngõ ra mạch đệm trên CHIP3 (CHIP3.OE) lên mức cao và mạch đệm kích mức thấp trên bus (CHIP3.D1 ở logic 0). a) Linh kiện kéo xuống M1 chuyển trạng thái tạo ra nảy trên nít GND. B) Nảy cấp điện phụ thuộc vào tốc độ chuyển trạng thái ngõ ra c) nảy đất có thể làm cho các mạch đệm khác tạo ra gai logic d) Nảy cũng có thể gây ra lỗi ở các ngõ vào khác. Đường truyền. (a) Đường mạch in là một đường truyền (b) Mạch kích bắt đầu dạng sóng tới, được phản ảnh ở cuối đường truyền © Kết nối bắt đầu trông giống đường truyền khi thời gian tăng của mạch kích nhỏ hơn hay bằng hai lần trì hoãn đường truyền. Các phương pháp kết thúc đường truyền (a) mạch hở hoặc điện dung (b) Điện trở // (c) Thevenin (d) Nối tiếp ở nguồn (e) Điện áp phân cực (f) điện dung nối tiếp. Ngõ vào DC (a) Chuyển mạch nút nhấn nối với mạch đệm ngõ vào bằng điện trở kéo lên (b) Khi chuyển mạch nảy, vài xung có thể được tạo ra. Ghi chú cho slide trước: • Đặc tính truyền của cổng đảo CMOS với ngưỡng chuyển mạch thấp nhất. • Ngưỡng chuyển mạch cao nhất. • Biểu diễn đồ học của các ngưỡng logic CMOS • Các ngưỡng logic ở ngõ vào và ngõ ra của cổng logic hoặc ASIC. • Các ngưỡng chuyển mạch được xem như là plug và socket. • Plug CMOS phù hợp với socket CMOS và các khoảng trống là các lề nhiễu a) Các ngưỡng logic của TTL. b) Các ngưỡng logic điển hình của CMOS. c) Plug TTL không phù hợp với socket của CMOS d) Nâng VOHmin để giải quyết vấn đề này. Chú thích: a) Dữ liệu đến từ một hệ thống được nhịp xung clock là tín hiệu ngõ vào không đồng bộ của một hệ thống khác. b) Một flipflop (hoặc chốt) có cửa sổ quyết định rất hẹp giới hạn bởi thời gian thiết lập và thời gian giữ để chuyển tín hiệu ngõ vào này. Nếu ngõ vào dữ liệu thay đổi bên trong cửa sổ quyết định (vi phạm thời gian thiết lập và thời gian giữ), ngõ ra có thể giả ổn định không phải 1, không phải 0 – một sự rối loạn. Ngõ vào xung clock Ngõ vào có flipflop Ngõ ra có flipflop