Bài giảng Bộ nhớ dram

Chương 5 BỘ NHỚ DRAM Một số khái niệm Các công nghệ bộ nhớ DRAM Các dạng bản mạch bộ nhớ DRAM Lắp đặt Nội dung RAM (Random Access Memory) SRAM (Static RAM) Là loại RAM tĩnh, do không phải làm tươi Dung lượng nhỏ, tốc độ nhanh, thời gian truy cập 25-2ns Xây dựng từ các Flip-Flop Thường dùng làm bộ nhớ Cache Khác biệt cơ bản giữa SRAM và DRAM? Dung lượng? Tốc độ? Làm tươi thông tin? DRAM (Dynamic RAM) Là loại RAM động, phải làm tươi “Refresh” Dung lượng lớn, tốc độ chậm, thời gian truy cập 120- 3ns Mỗi ô nhớ gồm một transistor MOS và một tụ điện Dùng làm bộ nhớ chính (Main Memory) Bộ nhớ bán dẫn: Thông tin mất khi ngắt nguồn Có thể ghi/đọc, thời gian không phụ thuộc vị trí ô nhớ DRAM (Dynamic Random Access Memory) Bộ nhớ thao tác, chứa phần mềm hệ thống (HĐH), phần mềm và dữ liệu của các trình ứng dụng đang hoạt động. Phân bổ địa chỉ của các vùng chức năng tại vùng nhớ đầu tiên: 1. MỘT SỐ KHÁI NIỆM Tốc độ của bộ nhớ Ảnh hưởng tới tốc độ xử lý của toàn hệ thống Có nhiều thông số với các đơn vị khác nhau Tốc độ xử lý của CPU phụ thuộc vào tốc độ bộ nhớ Sự phát triển tốc độ: CPU, chipset nhanh, bộ nhớ chậm hơn Khái niệm Tần số xung đồng hồ (Clock Frequency) Độ rộng bus dữ liệu (Data bus width) Băng thông và tốc độ truyền dữ liệu Tốc độ bus hệ thống Tốc độ bộ nhớ MHz? MB/s - Gb/s? Đánh giá tốc độ? Tốc độ của bộ nhớ Tần số xung đồng hồ (Clock Frequency) Dùng đơn vị MHz (hoặc GHz). Tần số của bus bộ nhớ phụ thuộc vào bus FSB Là giới hạn tần số của bộ nhớ chính. Độ rộng bus dữ liệu (Data bus width) Khối bộ nhớ (bank) ~ với độ rộng bus dữ liệu ngoài CPU Từ Pentium độ rộng bus 64-bit (gấp đôi 486) Bus dữ liệu ngoài của DRAM = kích thước bus dữ liệu bộ xử lý Xác định tốc độ kết nối của bộ nhớ với hệ thống. EDO RAM 32-bit, RIMM 16-bit, DIMM tất cả đều 64-bit Bus nội của DRAM, tùy thuộc từng loại: độ rộng 1, 2, 4 hay 8bit. VD: Mainboard có FSB 133 MHz, bus bộ nhớ sẽ là 133 MHz. Dùng SDRAM PC100/ 133MHz  chu kỳ đồng hồ = 10ns / 7.5ns Tốc độ của bộ nhớ Băng thông và tốc độ truyền dữ liệu Cho biết khả năng đáp ứng yêu cầu truyền dữ liệu của bus. Tốc độ PBW (peak bandwidth) được tính theo công thức: PBW = Tốc độ xung x Độ rộng bus Băng thông (bandwidth) Được dùng cho bus FSB, đơn vị GB/s (hoặc MB/s). FSB 133MHz, bus dữ liệu 64-bit (8byte)  PBW = 1.06 GB/s. Tốc độ truyền dữ liệu (Data transfers) Dùng cho bộ nhớ: thông lượng dữ liệu bus bộ nhớ cung cấp. Bus dữ liệu ngoài của bộ nhớ: thường dùng GB/s (hoặc MB/s), Bus dữ liệu trong: dùng đơn vị MT/s (Million Transfers per second- triệu bit/giây) SDRAM PC100: tốc độ của bus ngoài = 100 MHz x 8 Bytes = 800MB/s, bus nội = 100 MHz x 1 bit = 100 MT/s. Kỹ thuật truy nhập bộ nhớ Truy nhập theo phân trang FPM (Fast Page Mode) Bộ nhớ chia thành các trang 512byte ÷ 4KB Xác định địa chỉ hàng cho ô nhớ cần truy nhập Giữ nguyên địa chỉ hàng, thay đổi địa chỉ cột của ô nhớ Truy nhập ô nhớ đã xác định Truy nhập theo địa chỉ khối, dạng 5-3-3-3 Kỹ thuật Hyper Page Mode của EDO RAM Cải tiến việc đưa dữ liệu ra (Extended Data Out) Truy nhập khối này, nạp trước địa chỉ cột khối sau. Khối trước hoàn thành gửi dữ liệu, khối sau đã nạp xong địa chỉ cột, do vậy tiết kiệm được một chu kỳ. Dạng truy nhập của EDO: 5-2-2-2  cần 11 chu kỳ/ 4 lần truy nhập Kỹ thuật truy nhập bộ nhớ Kỹ thuật truy nhập theo loạt (burst mode) Tăng hiệu năng truy nhập bộ nhớ so với Page Mode Xác định địa chỉ hàng, cột cho ô nhớ cần truy nhập Truy nhập ô nhớ đã xác định Truy nhập 3 địa chỉ liền kề, không cần thêm trạng thái chờ xác định địa chỉ (latency) Mỗi loạt truy nhập: thực hiện 4 lần truyền dữ liệu liên tiếp. Số chu kỳ cần thiết cho 4 lần truyền sẽ giảm: SDRAM, đưa ra chuỗi 4 từ dữ liệu cho mỗi loạt truy nhập DDR, tăng lên 8: tương tự như là 2 chuỗi 4 từ của SDRAM. Chế độ 5-1-1-1, SDRAM chỉ cần 8 chu kỳ cho 4 lần truyền dữ liệu Kỹ thuật truy nhập bộ nhớ Thời gian truy nhập tRAC (random access time) Thời gian truy nhập bộ nhớ tRAC = 70, 60 hay 50ns Page Mode  4 lần truy nhập: t4= tRAC + 3 x tPC VD: DRAM 70ns có: t4 = 70ns + 3 x 40ns = 190ns 60ns FPM có tPC = 35ns  EDO có tPC = 25ns. tAC (access time) Thời gian cần thiết cho việc đưa dữ liệu ra tiếp theo trong chế độ truyền loạt (SDR 100 tAC  6ns) Quy đổi ~ tRAC=37ns Chu kỳ của loạt được coi là chu kỳ xung nhịp tCLK = 12, 10 hay 8ns ~ xung nhịp 83, 100, 125 MHz FPM/EDO RAM Giá trị -70, -60 (-6), –50 (-5) SDRAM Giá trị -12, -10, -8 ĐỘ TRỄ Độ trễ CAS (CAS Lattency) CL là một phần của độ trễ bộ nhớ, Nguyên nhân quan trọng gây nên tắc cổ chai dữ liệu CL = tCAC / tCLK tCLK (Clock Cycle time): thời gian của một chu kỳ nhịp tCAC (Column Access Time): thời gian cần thiết từ khi thiết lập địa chỉ cột tới khi truy nhập được dữ liệu SDRAM 100MHz: tCAC=20ns, tCLK=10ns  CL=2 (CAS2) DDR 266MHz: tCAC=18ns, tCLK=7.5ns  CL=2.5 (CAS2.5) Chẵn lẻ Parity và mã sửa lỗi ECC Lỗi cứng (hard fail): Hư hỏng của RAM  thay thế RAM. Lỗi mềm (soft error): không thường xuyên, không có chu kỳ xác định và nguyên nhân không rõ ràng Parity Thêm 1 chip riêng bổ sung bit kiểm tra - bit chẵn lẻ (parity). Cho phép kiểm tra tính toàn vẹn của 1 byte dữ liệu Lỗi 1bit chiếm 98% các lỗi ECC (Error Correcting Code) ECC có thể sửa được các lỗi 1-bit, cho phép hệ thống tiếp tục hoạt động, không làm sai lệch dữ liệu. Phát hiện các lỗi 2-bit, không sửa được. 2. CÁC CÔNG NGHỆ BỘ NHỚ DRAM FPM DRAM (Fast Page Mode) Dùng chế độ phân trang, thời gian truy cập ~ 120-60ns Các loại SIMM 30 và 72 chân, bus < 66MHz EDO RAM (Extended Data Out) Dùng các chip DRAM như FPM, nhưng mở rộng đưa dữ liệu ra Các loại SIMM 72 và 168 chân, bus 66MHz /60-50ns RDRAM (Rambus) Phát triển thành một dạng bus bộ nhớ tốc độ truyền rất cao Giao tiếp bus dạng gói rộng 16-bit (+2-bit parity), Tốc độ tới 800MHz hoặc hơn, tốc độ truyền 1.6 GB/s Ghép thành các module RIMM, mắc song song cần CRIMM Rambus cần latency ít hơn nhiều so với SDR (CAS 1, tối đa 2.5ns) SDR SDRAM (Single Data Rate SDRAM) Truy nhập bộ nhớ theo loạt (burst mode) Xác định địa chỉ hàng, cột cho ô nhớ cần truy nhập Truy nhập 3 địa chỉ liền kề, không cần thêm latency Giới hạn 4 lần truy nhập, số chu kỳ giảm SDRAM chỉ cần 8 chu kỳ (chế độ 5-1-1-1) EDO/FPM cần 11/14 chu kỳ (5-2-2-2/5-3-3-3) Thời gian truy nhập tAC (Access time): Thời gian cần thiết thực hiện loạt truy nhập tiếp theo PC-100 SDRAM: tAC ~ 6ns # T.gian truy nhập bộ nhớ tRAC (random access time) của EDO Nguyên lý hoạt động EDO/FPM DRAM? SDRAM là DRAM đồng bộ (Synchronous), Các lệnh, địa chỉ và tín hiệu điều khiển đồng bộ với bus bộ nhớ SDR SDRAM Truyền dữ liệu đồng bộ Chuyển 1bit dữ liệu cho bộ đệm dữ liệu Dữ liệu truyền theo cạnh lên của sườn xung Hỗ trợ tốc độ bus cao hơn 100, 133 MHz  Thời gian của một chu kỳ nhịp tCLK (Clock Cycle) = 10ns, 7.5 ns DDR1 SDRAM (Double Data Rate one SDRAM) Ghi/ đọc dữ liệu theo cả 2 cạnh xung: Cạnh xuống: chu kỳ chẵn (even cycle) Cạnh lên: chu kỳ lẻ (odd cycle) DDR Là P.P nâng cao tốc độ truyền thông tin của DRAM Không cần thay đổi bus bộ nhớ SDRAM: đồng bộ với nhịp đồng hồ  SDR1 SDRAM Tại sao tốc độ tăng gấp 2 lần? DDR1 SDRAM Cơ chế kết thúc bộ nhớ (MT - Memory Termination): Dùng mạch điều khiển trên bảng mạch chính. Tăng khả năng mất ổn định khi tốc độ xung tăng Độ trễ: CAS 2, 2.5 hoặc 3, trễ ghi 1 chu kỳ Bảng 3.2: Các thông số kỹ thuật một số loại DDR1 SDRAM Tên gọi ? Tên chuẩn: Theo tần số xung (gấp đôi) Tên modul: Theo độ rộng dải tần (bandwidth) DDR2 SDRAM (Double Data Rate two SDRAM) Tần số của bộ đệm dữ liệu gấp đôi tần số của DRAM Core # DDR1: I/O buffer đồng bộ với xung của lõi. Giải quyết sự không đồng bộ về nhịp đồng hồ? Bộ tiền nạp DDR2 nạp 4bit dữ liệu với mỗi chu kỳ đồng hồ Bộ đệm dữ liệu chỉ cần xử lý 2bit cho mỗi chu kỳ I/O Vẫn truyền dữ liệu theo cả hai sườn xung. Tốc độ truyền nhanh gấp 4 core, gấp 2 DDR1 ở cùng tốc độ xung Vấn đề tốc độ? Nâng cao tốc độ bộ nhớ, Hỗ trợ băng thông cao hơn Giảm năng lượng tiêu thụ Cải tiến thiết kế DDR2 DDR2 SDRAM Tích hợp cơ chế kết thúc bộ nhớ trong RAM DDR1 dùng mạch điều khiển trên mainboard xa bộ nhớ On die  nâng cao tính toàn vẹn của tín hiệu. DDR2 SDRAM Độ trễ CAS CAS 3, 4, 5 cao hơn DDR1; trễ ghi = CAS-1 Thời gian trễ khác nhau không nhiều: CAS2 của DDR400 ~ 10ns, CAS3 của DDR2/533 là 11.2 ns ? Ít ảnh hưởng (chỉ trong core), băng thông tổng vẫn tăng Điện năng và năng lượng tiêu thụ giảm Xung đồng hồ của core thấp hơn nếu ở cùng một tốc độ, Giảm các quy trình công nghệ (90, 80nm), Giảm điện áp làm việc xuống 1,8V (DDR1 2.5V) Dung lượng bộ nhớ tăng, điện năng tiêu thụ cũng tăng VD: 4GB DDR1 tiêu thụ 35-40W, 4GB DDR2 còn 25-30W Giúp nâng cao tần số hoạt động của bộ nhớ. DDR2 SDRAM Ảnh hưởng của bus hệ thống Bảng 5.3: Các thông số kỹ thuật một số loại DDR2 SDRAM Pentium 4: bus 200 MHz (FSB 800) < 266 MHz của bộ đệm DDR2/533 Giảm hiệu quả, ảnh hưởng tới băng thông Core 2 Duo hoạt động tốt với băng thông của DDR2 Athlon 64: điều khiển bộ nhớ được tích hợp trong CPU Giảm độ trễ, hiệu quả cao hơn Chỉ dùng với DDR1 Athlon64/X2/FX Socket AM2,  băng thông tốt hơn với DDR2 DDR3 SDRAM (Double Data Rate three) Bộ xử lý Quad Core Chipset Bearlake Agena và Phenom NVIDIA nForce 680i FSB 1066/ 1333 MHz DDR3 sẽ đáp ứng được các yêu cầu? DDR3 SDRAM (Double Data Rate three) Cơ chế hoạt động Bộ tiền nạp chuyển 8-bit từ Core sang bộ đệm, trong mỗi chu kỳ Lưu lượng dữ liệu tăng gấp đôi DDR2 (8-bit so với 4-bit) ở cùng một tần số.  độ trễ của DDR3 cao hơn của DDR2 Bộ đệm dữ liệu xử lý 4bit cho mỗi chu kỳ I/O Dữ liệu được truyền theo cả hai sườn xung, băng thông rộng hơn Lý thuyết, ở 100MHz DDR3 đạt tốc độ 800 MT/s, gấp đôi DDR2 - 400 MT/s, gấp 4 DDR1-200 MT/s ở cùng một nhịp đồng hồ. DDR3 SDRAM Mô hình bộ nhớ Fly-by Nâng cao tính toàn vẹn của tín hiệu, khi tốc độ bộ nhớ tăng Mô hình T của DDR2 Các tín hiệu được đưa xuống tất cả các chip DRAM để xử lý, Thời gian phân bổ dữ liệu cho từng chip dài Mô hình Fly-by Các tín hiệu tạo thành một đường ống duy nhất chạy từ chip DRAM này sang chip khác. Rút ngắn thời gian phân bổ dữ liệu đến DRAM Các thuật toán ghi/đọc dữ liệu cũng được thay đổi để phù hợp với Fly-by. Đưa vào bộ điều khiển để đưa ra độ trễ tín hiệu tự động ở mỗi chip DRAM. DDR3 SDRAM Độ trễ CAS: tăng lên 5÷10 Tại sao độ trễ của DDR3 tăng lên (gấp 2) ? Bộ tiền nạp của DDR3 nạp 8-bit, gấp đôi của DDR2 Nâng timing bộ nhớ để giảm thời gian trễ Làm tươi tự động ASR (automatic self-refresh) Tần số làm tươi thấp hơn, nhưng vẫn giữ được tính ổn định cao. Cảm biến thông minh (tùy chọn) cho phép: Tối thiểu hóa tần số refresh, Ngừng kích hoạt và làm tươi những chip ở trạng thái nghỉ (idle) Chỉ làm tươi theo chu kỳ với những DRAM đang hoạt động. # DDR1 và DDR2 refresh cho toàn bộ bộ nhớ, kể cả DRAM idle DDR3 tiêu thụ điện năng ít hơn 25÷40%, RAM sẽ mát hơn. DDR3 SDRAM Dung lượng bộ nhớ Dung lượng một chip tăng gấp đôi so với DDR2. Từ 8MB ÷ 1GB,  dung lượng một thanh DDR3 có thể đạt đến 8GB Bảng 5.4: Các thông số kỹ thuật một số loại DDR3 SDRAM Site Map SDRAM DDR DDR 2 DDR 3 168 chân FSB 66/100/133 PC 66/100/133 P5, PII,III và P4 I 430/440/8x 184 chân FSB 400/533/800 PC200/266/333/400 Pentium 4/ HT I845/ I865/875/915/925 Dual Chanel DDR 240 chân FSB 533/800/ FSB 1066/1333 PC 400/533/667/ Pentium 4/HT/EE PentiumD/Core I9x, P35 Dual Chanel DDR2 240 chân Core2 Duo, Quad FSB 1066/1333 PC 800/1066 PC1333/1600 P35 Dual Chnel DDR3 LẮP ĐẶT Lựa chọn bộ nhớ: Dung lượng? Công nghệ ? Nhãn hiệu Thiết lập Dual chanel ? DC = 2 khe cắm (cùng màu) Nên cùng loại RAM Dù có công nghệ Flex hỗ trợ ! Dự tính cho việc nâng cấp LẮP ĐẶT Các chân tín hiệu ở cả 2 mặt module Phân biệt bằng các vết khắc